Progetto di elettronica integrata per matrici di fotorivelatori SPAD ad alta risoluzione temporale

The purpose of this thesis is the development of a fully integrated front end and routing circuit for arrays of SPAD detectors, suitable for multi-channel TCSPC applications where high timing resolution is required. The objective of this innovative project is to combine the performance achieved by the best detectors currently available, fabricated in a fully custom technology, with the advantages of an electronic circuit developed using a scaled CMOS technology. To ensure the proper operation of the sensors and achieve at the same time a high timing resolution, an AQC and a low threshold avalanche current pick-up circuit have been associated to every pixel of the array. With a two dimensional array and a high number of pixels, the bonding between the SPAD array and the front end chip becomes problematic. For this reason, the feasibility of a future implementation with 3D stacking technology has been evaluated, and the design of the circuit has taken this possibility into account. The integrated routing circuit is able to select the signals coming from the detector array and route them toward few high-performance time converters operating at their maximum frequency. This translates into an output data throughput on par with what is achievable with smart pixel architectures, where a converter is integrated in every pixel, but with a greatly reduced power consumption and a better timing resolution. The timing jitter added by the circuit and the signal distortion caused by crosstalk between channels have been evaluated. The values obtained are in the range of few tens of picoseconds, low enough to not have a significant impact on the performance achievable with the detectors and time converters available nowadays. The whole chip consists of 16 front end circuits, one for each sensor, one select logic circuit and one routing circuit that handles the timing signals. The low power consumption and small occupation of silicon area pave the way for future implementations in TCSPC systems with high number of channels.

Lo scopo di questa tesi è stato lo sviluppo di un circuito integrato di front end e routing per matrici di fotorivelatori SPAD, utilizzabile in applicazioni dove sono richieste misure TCSPC multicanale ad elevata risoluzione temporale. Il progetto rappresenta un’innovazione nel settore, in quanto si propone di unire le prestazioni raggiungibili dai migliori dispositivi fotorivelatori attualmente presenti, realizzati in tecnologia appositamente ottimizzata, con i vantaggi di un circuito elettronico realizzato in tecnologia scalata CMOS. Per garantire il corretto funzionamento dei sensori e un’elevata risoluzione temporale, ad ogni pixel della matrice è stato associato un AQC e un circuito di lettura a bassa soglia della corrente di valanga. In presenza di un elevato numero di pixel, le interconnessioni tra le due matrici risultano difficoltose. Per questo motivo, dopo uno studio di fattibilità, nello sviluppo del progetto si è tenuto conto di una futura implementazione in tecnologia 3D stacking, la quale permette di effettuare il bonding con la matrice di SPAD verticalmente. Grazie al blocco di routing intelligente integrato nel chip, il sistema è in grado di selezionare ed instradare i segnali provenienti dai rivelatori su pochi convertitori performanti operanti alla loro massima frequenza. Ciò si traduce in un flusso dati in uscita pari a quella ottenibile implementando un convertitore per ogni pixel, con il vantaggio di un notevole risparmio di potenza e una migliore risoluzione temporale. Il jitter temporale introdotto dal circuito e la distorsione del segnale data dal crosstalk tra i canali sono stati quantificati a poche decine di picosecondi, valori sufficientemente piccoli da non peggiorare in maniera sensibile le prestazioni ottenibili con i sensori e i convertitori temporali attualmente disponibili. Il chip realizzato si compone di 16 circuiti di front end per altrettanti sensori, un blocco di logica di selezione del router e un blocco di routing per i segnali di timing. La ridotta potenza dissipata e il layout contenuto aprono la possibilità di future implementazioni per TCSPC ad elevato numero di canali.