Implementazione di un'architettura TDC single-chain multicanale in dispositivi FPGA

La misura precisa di intervalli di tempo è un obiettivo primario in un numero crescente di applicazioni e lo è anche la sfida di raggiungere risoluzioni sempre più elevate in diversi ambiti di ricerca. In questo senso, le misure di tempo di volo e di “time-correlated photon counting” sono esempi paradigmatici. Poiché la risoluzione intrinseca dei sensori maggiormente utilizzati oggigiorno è dell’ordine di qualche decina di picosecondi, i sistemi di misura devono garantire prestazioni almeno di quest’ordine. La scelta di rendere digitale una parte o la totalità dei sistemi elettronici di misurazione è dettata dall’intento di sfruttare i ben noti vantaggi offerti da questa opzione, dall’adattabilità alla calibrazione versatile, dalla facilità di implementazione di algoritmi di elaborazione complessi alla possibilità concreta di sperimentare facilmente e quindi poi di implementare nuovi metodi di misura. Un metodo consolidato per le misure di intervalli di tempo ad elevata precisione è la tecnica basata sulla conversione “time-to-amplitude” (TAC). Una soluzione altrettanto diffusa è il metodo basato sulla conversione “time-to-digital” (TDC), il cui principale vantaggio risiede nella facile integrazione. Questo lavoro di tesi ha per oggetto l’implementazione di un’architettura di misura di intervalli di tempo basata sulla tecnica TDC in dispositivi elettronici digitali programmabili FPGA, con particolare riguardo all’ottimizzazione dell’occupazione di area mantenendo elevate le prestazioni anche in termini di linearità integrale e differenziale. Il lavoro svolto ha condotto alla definizione delle design rules per implementare in FPGA un TDC, suggerendo le strategie più convenienti per ottimizzare la risoluzione, l’accuratezza e l’errore di linearità differenziale ed integrale. Ciò anche attraverso una rigorosa trattazione teorica che mostra come si possa realizzare un TDC che sfrutti al massimo le risorse del dispositivo elettronico. Nel fare ciò si è presa come riferimento una particolare architettura di TDC implementabile in FPGA nota in letteratura.