Design and implementation of 100 GBPS Reed-Solomon decoders

The Reed-Solomon error correction codes are used in a large variety of fields, ranging from the telecommunication field to the digital data storage. Recently, this family of codes are being proposed for high-speed connections through cable or optical fibre. In the thesis, optimised hardware architectures were developed for reaching the decoding speed of 100 Gbps. VHDL parametrical libraries were implemented for simplifying the execution of the arithmetic operations in the Galois fields, the algebraic fields in which the Reed-Solomon codes work. The proposed architectures were studied in order to use the component that implements the Berlekamp-Massey algorithm at its best. Particular attention was paid also to an efficient usage of memory in the decoder. The analysis of the possible solutions are analysed and exposed. The two Reed-Solomon codes studied are the RS(255,239), that works in GF(28), and the RS(528,514), that working in GF(210). For every decoder, a VHDL model was implemented. After the verification with the help of Python informatics models, they were implemented in FPGAs and in ASIC CMOS 90nm technology. The obtained results attained the required decoding power and happened to be more efficient, in terms of area-time relation, and with less latency in respect to the actual state of art.

I codici di correzione di errori di Reed-Solomon sono usati in un vasto campo di applicazioni, spaziando dalle telecomunicazioni alle memorie digitali. Negli ultimi anni, questa famiglia di codici é studiata per connessioni ad alta velocitá, via cavo e fibra ottica. Nella tesi, architetture hardware ottimizzate sono state sviluppate per raggiungere la velocitá di decodifica di 100 Gbps. Librerie VHDL parametrizzate sono state sviluppate per rendere facile l'esecuzione di operazioni aritmetiche nei campi di Galois, campi algebrici nei quali funzionano i codici di Reed-Solomon. Le architetture proposte sono state studiate in modo da usare al meglio il componente che implementa l'algoritmo di Berlekamp-Massey. Attenzione particolare é stata data all'efficientamento dell'utilizzo della memoria nel decodificatore. La analisi delle possibili soluzioni é svolta e illustrata. I due codici di Reed-Solomon studiati sono RS(255,239), che lavora in GF(2^8), e RS(528,514), che lavora in GF(2^10). Per ogni decodificatore, un modello VHDL é stato realizzato. Dopo la verifica di questi modelli grazie all'uso di modelli informatici in Python, questi sono stati implementati su dispositivi FPGA e ASIC con tecnologica CMOS 90 nanometri. I risultati ottenuti hanno raggiunto la potenza di decodifica prefissata e sono piú efficienti, in termini di relazione area-tempo, e con minore latenza rispetto all'attuale stato dell'arte.