Developments of automated ESD verification flow in smart power ICs

Electrostatic Discharges (ESD) correspond to a real issue in the field of Microelectronics. 
Among different Integrated Circuits (ICs) parts prone to ESD damages, metal interconnections are taken into account. Technological scaling involves severe constraints in the metal interconnections design. This is true in particular for the considered context of Smart Power technologies. 
A verification method for Current Density (CD) checks in metal interconnections is presented. This is based on a verification flow where an high number of analyzed current paths allows accurate CD checks of connective layers in the layout level of the IC. Paths-research strategies and provided inputs are discussed. Moreover, developed tool performances are analyzed in order to consider possible future enhancements. 
CD verification at layout level is inserted in a more general ESD verification flow. An overview of overall flow different steps is given in order to understand different tools purposes and contextualize the CD flow. 
Different applications of CD flow are shown. This allows to get a deeper insight on the usage of CD check in the context of the overall ESD verification flow and to provide a CD tool validation by comparing simulation results with experimental measurements.

Le scariche elettrostatiche (ESD) corrispondono ad un vero problema per il settore della Microelettronica. 
Tra le diverse parti dei circuiti integrati (IC) soggette a danneggiamenti ESD, qui consideriamo le interconnessioni di metal. Lo scaling tecnologico comporta limiti severi nella progettazione di queste interconnessioni. Ciò risulta vero in particolare nel contesto delle tecnologie Smart Power. 
Nella seguente tesi si presenta un metodo di verifica per controlli di densità di corrente (CD) nelle interconnessioni metalliche. Questo è basato su un flusso/tool di verifica in cui un alto numero di percorsi di corrente analizzati permette un accurato controllo di tipo CD per i layer connettivi nel layout di circuiti integrati. Strategie di ricerca dei percorsi e input forniti sono qui analizzati e discussi. Inoltre un’ analisi delle prestazioni del tool sviluppato viene effettuata in maniera tale da poter valutare i futuri miglioramenti. 
La verifica a livello di Layout delle densità di corrente è inserita all’interno di un flusso più generale di verifica sulle scariche elettrostatiche. 
Un’introduzione delle diverse parti del flusso viene fornita in maniera tale contestualizzare il flusso CD all’interno di quello generale di verifiche ESD e capirne le modalità di funzionamento.
 Diverse applicazioni del flusso CD sono mostrate. Questo permette di capire più approfonditamente l’utilizzo di tale flusso e di averne una validazione attraverso la comparazione dei risultati delle simulazioni con le misure sperimentali.