Al giorno d’oggi i processori che utilizzano algoritmi neurali in grado di imitare il cervello umano sono in grado di risolvere problemi complessi (analisi dati in tempo reale, riconoscimento di immagini, etc) con prestazioni nettamente superiori ai computer tradizionali. Con un approccio di questo tipo, però, all’aumentare del numero di neuroni e di sinapsi artificiali il consumo di potenza dei processori tende a divergere e a diventare insostenibile. Risulta dunque evidente che la nuova sfida, in ambito elettronico, consiste nello sviluppo di sistemi compatti e a basso consumo di potenza specificatamente progettati per implementare reti neurali ad alta densità. Nell’ambito del progetto di tesi è stato realizzato un prototipo di rete neurale analogica a sinapsi memristive (di tipo ReRAM) per il riconoscimento di pattern visivi. Le sinapsi impiegate si basano su una struttura 1 transistore/1 resistore (1T-1R), grazie alla quale si possono implementare sia la fase di trasmissione degli impulsi interneuronali sia la fase di aggiornamento dei pesi sinaptici secondo il protocollo di spike-timing-dependent-plasticity (STDP). In prospettiva questa soluzione consente di avere sinapsi artificiali non volatili compatibili con la tecnologia CMOS in grado di combinare alta densità di integrazione, basso consumo di potenza ed elevata velocità di switching. Nel corso del lavoro è stata sviluppata una tipologia di neurone hardware (basata su un modello leaky-integrate-and-fire) compatibile con le sinapsi 1T-1R e con il protocollo STDP. In seguito sono state progettate una motherboard con 25 pre-neuroni e un post-neurone di una rete neurale a singolo layer e cinque schede inseribili nella motherboard (su cui sono montati i silicon die con le sinapsi). È previsto infine l’uso di un microcontrollore per configurare con ampio grado di libertà i parametri fondamentali del sistema, come la durata e l'ampiezza degli impulsi generati dai neuroni artificiali per adattarsi a diverse tecnologie 1T-1R, oltre che fornire i pattern di ingresso e registrare in tempo reale sia l’evoluzione dei pesi sinaptici durante la fase di apprendimento sia l’uscita del post-neurone.

Realizzazione di un prototipo di rete neurale analogica a sinapsi memristive per il riconoscimento di pattern visivi

CONFALONIERI, RICCARDO
2015/2016

Abstract

Al giorno d’oggi i processori che utilizzano algoritmi neurali in grado di imitare il cervello umano sono in grado di risolvere problemi complessi (analisi dati in tempo reale, riconoscimento di immagini, etc) con prestazioni nettamente superiori ai computer tradizionali. Con un approccio di questo tipo, però, all’aumentare del numero di neuroni e di sinapsi artificiali il consumo di potenza dei processori tende a divergere e a diventare insostenibile. Risulta dunque evidente che la nuova sfida, in ambito elettronico, consiste nello sviluppo di sistemi compatti e a basso consumo di potenza specificatamente progettati per implementare reti neurali ad alta densità. Nell’ambito del progetto di tesi è stato realizzato un prototipo di rete neurale analogica a sinapsi memristive (di tipo ReRAM) per il riconoscimento di pattern visivi. Le sinapsi impiegate si basano su una struttura 1 transistore/1 resistore (1T-1R), grazie alla quale si possono implementare sia la fase di trasmissione degli impulsi interneuronali sia la fase di aggiornamento dei pesi sinaptici secondo il protocollo di spike-timing-dependent-plasticity (STDP). In prospettiva questa soluzione consente di avere sinapsi artificiali non volatili compatibili con la tecnologia CMOS in grado di combinare alta densità di integrazione, basso consumo di potenza ed elevata velocità di switching. Nel corso del lavoro è stata sviluppata una tipologia di neurone hardware (basata su un modello leaky-integrate-and-fire) compatibile con le sinapsi 1T-1R e con il protocollo STDP. In seguito sono state progettate una motherboard con 25 pre-neuroni e un post-neurone di una rete neurale a singolo layer e cinque schede inseribili nella motherboard (su cui sono montati i silicon die con le sinapsi). È previsto infine l’uso di un microcontrollore per configurare con ampio grado di libertà i parametri fondamentali del sistema, come la durata e l'ampiezza degli impulsi generati dai neuroni artificiali per adattarsi a diverse tecnologie 1T-1R, oltre che fornire i pattern di ingresso e registrare in tempo reale sia l’evoluzione dei pesi sinaptici durante la fase di apprendimento sia l’uscita del post-neurone.
Campo DC Valore Lingua
dc.collection.id.s a81cb057-a56d-616b-e053-1605fe0a889a *
dc.collection.name Tesi di laurea Magistrale *
dc.contributor.advisor PRATI, ENRICO -
dc.contributor.author CONFALONIERI, RICCARDO -
dc.contributor.supervisor FERRARI, GIORGIO -
dc.date.issued 2016-12-21 -
dc.description.abstractita Al giorno d’oggi i processori che utilizzano algoritmi neurali in grado di imitare il cervello umano sono in grado di risolvere problemi complessi (analisi dati in tempo reale, riconoscimento di immagini, etc) con prestazioni nettamente superiori ai computer tradizionali. Con un approccio di questo tipo, però, all’aumentare del numero di neuroni e di sinapsi artificiali il consumo di potenza dei processori tende a divergere e a diventare insostenibile. Risulta dunque evidente che la nuova sfida, in ambito elettronico, consiste nello sviluppo di sistemi compatti e a basso consumo di potenza specificatamente progettati per implementare reti neurali ad alta densità. Nell’ambito del progetto di tesi è stato realizzato un prototipo di rete neurale analogica a sinapsi memristive (di tipo ReRAM) per il riconoscimento di pattern visivi. Le sinapsi impiegate si basano su una struttura 1 transistore/1 resistore (1T-1R), grazie alla quale si possono implementare sia la fase di trasmissione degli impulsi interneuronali sia la fase di aggiornamento dei pesi sinaptici secondo il protocollo di spike-timing-dependent-plasticity (STDP). In prospettiva questa soluzione consente di avere sinapsi artificiali non volatili compatibili con la tecnologia CMOS in grado di combinare alta densità di integrazione, basso consumo di potenza ed elevata velocità di switching. Nel corso del lavoro è stata sviluppata una tipologia di neurone hardware (basata su un modello leaky-integrate-and-fire) compatibile con le sinapsi 1T-1R e con il protocollo STDP. In seguito sono state progettate una motherboard con 25 pre-neuroni e un post-neurone di una rete neurale a singolo layer e cinque schede inseribili nella motherboard (su cui sono montati i silicon die con le sinapsi). È previsto infine l’uso di un microcontrollore per configurare con ampio grado di libertà i parametri fondamentali del sistema, come la durata e l'ampiezza degli impulsi generati dai neuroni artificiali per adattarsi a diverse tecnologie 1T-1R, oltre che fornire i pattern di ingresso e registrare in tempo reale sia l’evoluzione dei pesi sinaptici durante la fase di apprendimento sia l’uscita del post-neurone. it_IT
dc.description.tipolaurea LAUREA MAGISTRALE it_IT
dc.identifier.uri http://hdl.handle.net/10589/131436 -
dc.language.iso ita it_IT
dc.publisher.country Italy it_IT
dc.publisher.name Politecnico di Milano it_IT
dc.relation.academicyear 2015/2016 it_IT
dc.relation.course INGEGNERIA ELETTRONICA it_IT
dc.relation.school ING - Scuola di Ingegneria Industriale e dell'Informazione it_IT
dc.subject.keywordseng neuromorphic network; pattern learning; resistive switching memory (RRAM); artificial synapse; integrate and fire it_IT
dc.subject.keywordsita rete neuromorfica; riconoscimento di pattern; memorie RRAM; sinapsi artificiale; neurone hardware it_IT
dc.subject.miur ING-INF/01 ELETTRONICA it_IT
dc.subject.singlekeyword neuromorphic network *
dc.subject.singlekeyword pattern learning *
dc.subject.singlekeyword resistive switching memory (RRAM) *
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dc.subject.singlekeyword integrate and fire *
dc.subject.singlekeyword rete neuromorfica *
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dc.subject.singlekeyword sinapsi artificiale *
dc.subject.singlekeyword neurone hardware *
dc.title Realizzazione di un prototipo di rete neurale analogica a sinapsi memristive per il riconoscimento di pattern visivi it_IT
dc.type Tesi di laurea Magistrale it_IT
iris.mediafilter.data 2025/05/24 00:32:17 *
Appare nelle tipologie: Tesi di laurea Magistrale
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