Design of a new ASIC for ultra high rate X-ray detection applications

The thesis reports the analysis and design of new readout ASIC for x-ray detector, in particular, Silicon Drift Detector (SDD). focusing for high rate applications. In particular, the ASIC is considered to be used as a readout for detector system currently developed within ARDESIA (ARray of DEtectors for Synchrotron radIation Applications) project, which is the synchrotron radiation-based spectroscopy system . Chapter 1 provides an introduction to radiation detection, Silicon Drift Detector, spectroscopy techniques, and ARDESIA project. Chapter 2 opens the discussion about detector pulse processing method, its building blocks, important typical performance parameters such as ENC and channel throughput, case studies about CUBE preamplifier and previous SFERA readout chip, concluded by defining the system requirements for the new readout ASIC. Chapter 3 deals with the preliminary analysis and design of shaping amplifier (shaper), consisting of shaping filters, gain selector, baseline holder, and inhibit logic. This chapter also presents the preliminary study, methodology, and challenges in designing shaper with short shaping times. Chapter 4 focuses on the analysis and design of peak acquisition mechanism, initiated by intensive study about pile-up phenomena and high-rate capability by considering multiple factors such as finite width of the shaped pulse, pile up rejection mechanism, and limited sampling rate, aiming to choose the optimum configuration and estimate the maximum throughput achievable by the system. The discussion is then followed by the analysis and design of constituting blocks : peak detector, peak stretcher, channel logic, analog memory, analog multiplexer, and analog to digital converter. The final chapter concludes the discussion with the simulation results, including the characterization of each building blocks and the whole single readout channel. In the end, the thesis is closed with the suggestions for future works.

La tesi riporta l'analisi e la progettazione di un nuovo ASIC per la lettura di rivelatori di raggi x, in modo particolare per Silicon Drift Detector (SDD), focalizzandosi sulle applicazioni ad alto tasso di conteggio. In modo particolare l'ASIC è pensato per la lettura del detector sviluppato nel progetto ARDESIA (ARray of DEtectors for Synchrotron radIation Applications), il cui obiettivo è lo sviluppo di un detector per spettroscopia con luce di sincrotrone. Il Capitolo 1 fornisce un'introduzione alla rivelazione di radiazioni, Silicon Drift Detector, tecniche di spettroscopia, e contiene inoltre una overview del progetto ARDESIA. Il Capitolo 2 descrive il preamplificatore utilizzato per la lettura degli SDD nel progeto ARDESIA, CUBE, ed il precedente ASIC di lettura, SFERA. In questo capitolo vengono inoltre analizzate le modalità di processamento del segnale, descrivenndo la catena di rivelazione nei suoi elemeti costitutivi e definendo le figure di merito impiegate per quantificare la bontà della catena medesima. In modo particolare vengono discusse le proprietà di ENC ed il massimo tasso di conteggio ottenibile per canale, usando come case study la catena di acquisizione composta da CUBE e SFERA. In conclusione del capitolo si delineano i requisiti per il nuovo ASIC di lettura. Il Capitolo 3 concerne l'analisi preliminare e la progettazione dell'amplificatore formatore (shaper), costituito da filtro, selettore di guadagno, baseline holder e logica di inhibit. Questo capitolo presenta anche lo studio preliminare, la metodologia, e le sfide insite nella progettazione di uno shaper con tempi di formatura del segnale estremamente brevi. Il Capitolo 4 si concentra sull'analisi e sulla progettazione del circuio di rilevazione del picco del segnale uscente dallo shaper, introdotta da uno studio dettagliato sui fenomeni di pile-up e sul count rate ottenibile in uscita alla catena di acquisizione rispetto al count rate in ingresso. A questo fine si analizzano fattori quali la larghezza finita dell'impulso dallo shaper, la logica di reiezione degli impulsi soggetti a pile up e la frequenza di campionameno finita, al fine di scegliere la configurazione ottimale e stimare il massimo throughput ottenibile dal sistema. La discussione è seguita dall'analisi e dalla progettazione dei blocchi analizzati in preceddenza da un punto di vista teorico, cioè il rivelatore e detentore di picco, la logica canale, la memoria analogica, il multiplexer analogico e convertitore analogico-digitale (ADC). Il capitolo finale conclude il discussione con i risultati della simulazione, compresa la caratterizzazione di ogni blocco e dell'intero canale di lettura. La tesi si chiude con suggerimenti per sviluppi futuri.