Progetto e realizzazione di una scheda di emulazione di impulsi con elevata precisione temporale per la validazione di un sistema TCSPC multicanale

There has been a growing interest over the years for Time-Correlated Single Photon Counting (TCSPC) multi-channel systems for analyzing information carried by light signals, both in scientific and industrial areas. They can feature high temporal precision along with single photon sensitivity, but in modern systems there is still a strong trade-off between number of channels used and performance. This thesis work is part of a project aiming to break this trade-off, developing a complete TCSPC acquisition system featuring both high number of channels and high performance. The system consists of a detection head composed by an array of 1024 SPAD sensors, still under development, coupled to a router that routes the timing signals to the acquisition chains. The latter are based on the TAC-ADC architecture and allow reaching a temporal precision up to 20 ps. Information is processed and sent to the communication board that transmits data to the PC up to 10 Gbit/s. The focus of this thesis is the design of an emulation board, which can simulate the signals coming from the detection head. Therefore, it allows decoupling the development of the system from the realization of the SPAD array, whose expected term is still uncertain. It will also be necessary to characterize the time-to-amplitude converters. To this aim, the board will have to ensure a temporal jitter of less than 20 ps and a wide margin of possible adjustments in terms of delay (from 0 ns to several μs). Two delay chains have been implemented with fast logic to comply with the specifications on the timing signals. The input signal, common to both of them, can be selected from an on-board reference or an external pulser. Each chain consists of a delayer loop, controlled by FPGA, in cascade to a programmable delay line, which delay the input transition. By varying the parameters of the chains, it is possible to generate relative delays between the output signals with a resolution of 10 ps. This thesis work was also focused on the debugging of boards containing the acquisition chains.

Nel corso degli anni si è assistito al crescente interesse, in ambiti sia scientifici che industriali, verso i sistemi multicanale Time-Correlated Single Photon Counting (TCSPC) per l’analisi di informazioni trasmesse da segnali luminosi. Essi consentono di ottenere elevate risoluzioni temporali, tuttavia nei moderni sistemi è ancora presente un forte trade-off tra il numero di canali utilizzati e le prestazioni. Questo lavoro di tesi si inserisce nel progetto di un sistema di acquisizione completo per applicazioni TCSPC ad alto numero di canali, che punta ad abbattere questo trade-off. Il sistema è costituito da una testa di rivelazione composta da una matrice di 1024 sensori SPAD, ancora in fase di sviluppo, affiancata ad un router che instrada i segnali di timing verso le catene di acquisizione. Queste sono basate sull’architettura TAC-ADC e consentono di ottenere una precisione temporale inferiore a 20 ps. Le informazioni vengono elaborate e inviate alla scheda di comunicazione che trasmette i dati al PC fino a 10 Gbit/s. Questo lavoro di tesi consiste nel progetto e la realizzazione di una scheda di emulazione in grado di simulare i segnali provenienti dalla testa di rivelazione. Essa permetterà quindi di svincolare lo sviluppo del sistema dalla realizzazione della matrice di SPAD, il cui termine previsto è ancora incerto. Inoltre sarà necessaria per caratterizzare i TAC. A questo scopo la scheda dovrà garantire un jitter temporale inferiore a 20 ps ed un ampio margine di regolazioni possibili in termini di ritardo (da 0 ns a vari μs). Per rispettare le specifiche sui segnali di timing sono state implementate due catene di ritardo, in logica veloce. Il segnale di ingresso, comune ad entrambe, può essere selezionato tra un riferimento on-board o un impulsatore esterno. Ogni catena è costituita da un delayer loop, controllato da FPGA, in cascata ad un delayer programmabile che ritardano la transizione dell’ingresso. Variando i parametri delle catene è possibile generare ritardi relativi tra i segnali in uscita con una risoluzione di 10 ps. Questo lavoro di tesi ha previsto, inoltre, il debug delle schede contenenti le catene di acquisizione.