Separation of bulk lifetime and surface recombination velocity in epitaxial silicon wafers

The aim of this thesis was to separate the bulk lifetime of epitaxial silicon wafers. Therefore, in this work freestanding epitaxial silicon wafers with three different thicknesses of 150, 200, 250 μm were produced and surfaces were passivated. Afterwards, wafers were characterized electrically and thickness-wise. In contradiction to theory, it was found through experimental results, thickness and local and average effective lifetimes were not necessarily proportional. Lifetime maps of wafers have lack of homogeneity across the surface, which is due to the inhomogeneous surface passivation and bulk quality of the semiconductor material. Comparison of epi-wafers with the reference sample showed that wafers produced by APCVD lab-tool developed at Fraunhofe ISE, suffer from impurities. After metal contamination removal with phosphorous gettering step, improvement on the average and maximum local effective lifetime values were significant, while no improvement on wafers lifetime homogeneity was observed. Since the effective lifetime is determined by the bulk lifetime of the epitaxial wafer and the surface recombination velocity. This can be either due to the existence of defects in bulk material or surface passivation inhomogeneity. To separate the bulk lifetime and surface recombination lifetime of wafers, thickness variation method has been used. To have enough experimental data, four to five etching steps have been processed on wafers. After each thickness reduction wafers were passivated as the same in wafer preparation and then characterized. In general the lifetime decreased with thickness reduction as expected from theory and fitting of the experimental data resulted in values of 1811±550 μs, 181±11 μs and 787±387 μs for the bulk lifetime. However On some steps after thickness reduction, improvement on average effective lifetime has been observed. This is the result of passivation quality and bulk quality variations. In addition, bulk lifetime and SRV of different wafers showed different electrical performances. To investigate the reason of underperformance, defect-etching process has been performed on wafers. Then the defects in the bulk material that reached to the surface were studied with a microscope. Densities of stacking faults, spikes and etch pits have been calculated. Direct correlation between the densities of defects and lifetime values (either bulk, effective or surface recombination) were evidences for underperformance of wafers. The higher density of defects is, the higher is the surface recombination velocity and the lower is the bulk lifetime. Moreover, it was concluded that spikes and stacking faults nucleate at the interface of porous silicon and epi-layer. However, there was not a strong correlation between defect density map and effective lifetime map of the wafers. It can be said that reduction of impurities and crystal defects can improve the bulk lifetime.

Lo scopo di questa tesi era di ottenere il bulk lifetime di wafer in silicio cresciuti per epitassia. A questo scopo sono stati preparati dei wafer di silicio freestanding con tre diversi spessori (150, 200 e 250 μm) e le loro superfici sono state passivate. In seguito, lo spessore e le proprietà elettriche dei wafer sono state caratterizzate. È stato riscontrato sperimentalmente, in contraddizione con quanto predetto dalla teoria, che lo spessore dei wafer e il lifetime effettivo locale e medio non sono necessariamente proporzionali. La mappatura del lifetime dei wafer non è omogenea sulla superficie dei wafer. Questo è dovuto alla disomogeneità sia della passivazione superficiale e che della qualità dei wafer nel loro bulk. Un paragone dei wafer cresciuti per epitassia con un campione di riferimento ha rivelato che i wafer cresciuti con lo strumento APCVD presso l’istituto Fraunhofe ISE presentano delle impurità. Dopo uno step di gettering del fosforo per eliminare la contaminazione da metalli, è stato riscontrato un miglioramento nel lifetime effettivo locale e medio, tuttavia non è stato possibile osservare un miglioramento nell’omogeneità del lifetime dei wafer. Il lifetime effettivo è dovuto al lifetime nel bulk e alla velocità di ricombinazione superficiale. Quest’ultima può essere dovuta alla presenza di difetti nel bulk del wafer o alla disomogeneità della passivazione superficiale. Per poter separare il lifetime nel bulk dal lifetime dovuta alla ricombinazione alla superficie, è stato deciso di variare lo spessore dei wafer. Per avere sufficienti dati sperimentali sono stati effettuati dai quattro ai 5 step di etching sui wafer. Dopo ciascuna riduzione di spessore i wafer sono stati passivati con la stessa procedura usata per i wafer precedentemente menzionati. I wafer sono poi stati caratterizzati. Il lifetime è diminuito all’aumentare della riduzione di spessore come predetto dalla teoria. Dal fitting dei dati sperimentali sono stai ottenuti valori di 1811 ± 550 μs, 181 ± 11 μs e 787 ± 387 μs di lifetime bulk. Tuttavia dopo alcuni step di riduzione dello spessore è stato osservato un miglioramento del lifetime effettivo. Questo risultato è dovuto alla variabilità della qualità del materiale bulk dei wafer e della qualità della passivazione. In aggiunta il lifetime bulk e le misure SRV di wafer differenti presentano caratteristiche elettriche differenti. Per indagare le ragioni delle basse prestazioni dei wafer, i wafer sono stati sottoposti a un processo di etching selettivo dei difetti. I difetti presenti nel materiale bulk che raggiungono la superficie sono stati quindi osservati al microscopio. Sono state calcolate le densità di stacking faults, spikes e pits. La diretta correlazione fra la densità di difetti e i valori di lifetime (sia bulk, che effettivo e di ricombinazione superficiale) sono alla base delle basse prestazioni dei wafer. Infatti, maggiore è la densità di difetti, maggiore è la velocità di ricombinazione superficiale e minore il lifetime bulk. In aggiunta è stato concluso che gli stacking fault e spikes nucleano all’interfase fra il silicio poroso e l’epi-layer. Tuttavia non è stata trovata una forte correlazione fra la mappatura dei difetti e la mappatura del lifetime effettivo dei wafer. Si può concludere che una riduzione delle impurità e dei difetti del reticolo cristallino porta a un miglioramento del lifetime bulk.