Progetto di una logica digitale di lettura e instradamento per matrici di fotorivelatori SPAD

The goal of this thesis is the development of a routing logic to manage the data generated by a high performance multichannel system based on SPAD photodetectors, to be used for Time-Correlated Single-Photon Counting (TCSPC) measurements. In order to optimize the performance of the system and to guarantee an optimal exploitation of resources, the project requires to provide a large SPAD array with a limited number of conversion chains, whose number is chosen starting from the maximum data rate that external processing unit can handle. In this thesis work I developed a routing logic able to dynamically extract five signals starting from a 1024-pixels array avoiding any distortion. In particular, the routing logic is able to guarantee an equal routing probability to all the detectors, thus avoiding that the presence of a SPAD with a high detection rate can mask the signals generated by pixels operating at a lower frequency. An important characteristic of the logic I realized in this thesis is that it is distributed into the array. In this way, it is possible to limit the number of interconnections crossing the integrated system, since a central master that comunicates with all the pixels is not needed. Moreover, the structure of the distributed logic can be easily adapted to arrays with different dimensions. First of all, the proposed routing logic has been implemented on FPGA, using the VHDL language to implement the algorithm, in order to verify the correct behaviour of the logic at hardware level. Then, an integrated prototype has been designed, which is able to route the signals generated by 8 pixels. Despite the limited number of pixels, the layout of the prototype has been thought to simulate the behaviour of the logic in a larger array. In this way, the prototype will allow us to verify the correct behavior of the router in a 32 × 32 array.

L’obiettivo di questo lavoro di tesi è lo sviluppo di una logica di routing per la gestione dei dati generati da un sistema multicanale ad elevate prestazioni basato su rivelatori SPAD, da utilizzare nell'ambito di misure di Time-Correlated Single-Photon Counting (TCSPC). Al fine di ottimizzare le prestazioni del sistema e di garantire uno sfruttamento ottimale delle risorse, il progetto prevede di affiancare ad una matrice di SPAD di grandi dimensioni poche catene di misura, il cui numero è scelto a partire dalla massima frequenza gestibile dall'unità di elaborazione esterna. In questo lavoro di tesi è stato sviluppato un circuito di instradamento in grado di estrarre in modo dinamico 5 segnali a partire da una matrice contenente 1024 rivelatori senza introdurre distorsioni. In particolare la logica di instradamento è in grado di garantire un'uguale probabilità di instradamento a tutti i rivelatori, in modo da evitare che la presenza di SPAD con un elevato rate di rivelazione impedisca di misurare i segnali generati da quelli che operano ad una frequenza minore. Una caratteristica importante della logica progettata nell'ambito di questa tesi è di essere distribuita all'interno della matrice. Questo permette di limitare considerevolmente il numero di interconnessioni all'interno del sistema integrato, poiché permette di evitare la presenza di un master centrale che comunichi con tutti i pixel. Inoltre la struttura distribuita della logica consente di riadattarla a matrici con dimensioni diverse da quella considerata in questa tesi. La logica di routing proposta è stata implementata innanzitutto in FPGA, descrivendo l'algoritmo tramite linguaggio VHDL, con lo scopo di verificarne il corretto funzionamento da un punto di vista hardware. Successivamente è stato realizzato un primo prototipo integrato, in grado di effettuare l'instradamento dei segnali a partire da 8 pixel. Nonostante il ridotto numero di pixel, il layout del prototipo è stato pensato opportunamente per simulare il comportamento della logica in una matrice di dimensioni maggiori. Questo consentirà di utilizzare il circuito realizzato per verificare il buon funzionamento del router in una matrice 32 × 32.