Project and optimization of a routing architecture for large SPAD arrays

The purpose of this dissertation is to enhance and optimize the routing logic which has been designed in the lab at Politecnico di Milano that this thesis has been carried out. The routing logic is associated to an array of SPAD photodetectors, used in multi-channel, high performance, Time-Correlated Single Photon Counting (TCSPC) measurements. This thesis work has also the purpose of optimization of the delay-line logic circuits and optimizing signal propagation in the chip layout and to investigate the problems which has been faced in the design of chip layout in terms of signal propagations, occupancy area, high power consumption, crosstalk effects, noise analysis and the clock distribution methods in the final chip layout. The project provides intelligent routing of signals from a matrix formed by 1024 SPAD photodetectors to only 5 processing and signal measurement lines. The introduction of a routing logic between the detectors and the signal circuits allows the use of a limited number of converters, guaranteeing the optimization of the performance of the latter, and also gives the possibility of obtaining a system output flow of data managed by the current communication protocols. In this thesis, two mechanisms of routing algorithm have been investigated. One of them was demonstrated not to be able to reach the proposed goals, especially in terms of speed. The other router which was investigated later, could achieve the main goals of designing a router. The other aim of the project was to design and implement circuit logic to improve the signal passing through the pixels toward the acquisition channels in a fully digital way. Finally, in this thesis a minor work has been conducted on the structure of delay-line logic that is an important part of the routing logic dedicated to each pixel in the array and it is included to keep the timing information during the selection process. The work in this part has been carried out in order to investigate its problems mainly in term of occupancy area of the logic in the layout, high power consumption, high jittering in the chip layout and the implementation of its interconnection between the pixels and the converters.

Lo scopo di questa dissertazione è quello di valorizzare e ottimizzare la logica di routing che è stata progettata nel laboratorio del Politecnico di Milano per la realizzazione di questa tesi. La logica di routing è associata ad una matrice di fotorivelatori SPAD, utilizzati nelle misurazioni con conteggio temporale con singolo fotone (TCSPC) multicanale, ad alte prestazioni. Questo lavoro di tesi ha anche lo scopo di ottimizzare i circuiti di logica del ritardo e di ottimizzare la propagazione del segnale nel layout del chip e di indagare i problemi che sono stati affrontati nella progettazione del layout di chip in termini di propagazione del segnale, area di occupazione, potenza elevata consumo, effetti di crostall, analisi del rumore e metodi di distribuzione dell'orologio nel layout di chip finale. Il progetto fornisce un routing intelligente di segnali da una matrice formata da 1024 fotodiettori SPAD a soli 5 linee di misurazione e di elaborazione del segnale. L'introduzione di una logica di routing tra i rivelatori ei circuiti di segnale consente l'utilizzo di un numero limitato di convertitori, che garantisce l'ottimizzazione delle prestazioni di quest'ultimo e dà anche la possibilità di ottenere un flusso di output di sistema di dati gestiti dalla corrente protocolli di comunicazione. In questa tesi sono stati studiati due meccanismi di algoritmo di routing. Uno di loro è stato dimostrato di non essere in grado di raggiungere gli obiettivi proposti, in particolare in termini di velocità. L'altro router che è stato indagato in seguito, potrebbe raggiungere gli obiettivi principali della progettazione di un router. L'altro obiettivo del progetto era quello di progettare e implementare la logica del circuito per migliorare il segnale che passa attraverso i pixel verso i canali di acquisizione in modo completamente digitale. Infine, in questa tesi è stato condotto un lavoro minore sulla struttura della logica di ritardo che è una parte importante della logica di routing dedicata a ciascun pixel dell'array ed è inclusa per mantenere le informazioni di temporizzazione durante il processo di selezione. Il lavoro in questa parte è stato condotto per indagare i suoi problemi principalmente in termini di area di occupazione della logica nella disposizione, alto consumo energetico, elevato sprecando nel layout del chip e l'implementazione della sua interconnessione tra i pixel ei convertitori .