Physical modeling of nanoscale NAND Flash memory reliability

Flash memory technology dominates today's data storage market, being able to provide high integration density, low costs and good reliability, mainly with memory arrays relying on the NAND architecture. The continuous scaling of the technology that allowed this success led to cell dimensions below 20nm, which, however, resulted also in an increased impact of single electrons in the gate stack on device threshold voltage (Vt). This introduced many reliability constraints caused by the capture and emission of electrons by interface traps and defects in the cell tunnel-oxide, which must then be studied from a discrete and statistical point of view. The need to prolong Flash technology scaling, in the impossibility of further reducing cell dimensions without compromising reliability, led to the design of three-dimensional (3-D) NAND Flash arrays, as opposed to the conventional planar arrays. While 3-D Flash technologies allowed to trade off a relaxation in the feature size with an increased number of stacked layers of NAND cells in the vertical dircetion, the materials and architectural solutions introduced with 3-D integration brought to light new phenomena undermining the stability of cell V\ped{T} and ultimately the reliable operation of the memory array. Aim of the present dissertation is the analysis and understanding of VT instabilities in NAND Flash arrays and their statistical features, with the ultimate goal of providing predictive tools able to assess the on-field operation of the memory array. This was done, first, by focusing on random telegraph noise (RTN) and charge detrapping from tunnel-oxide defects, which represent the main sources of VT time instabilities in planar NAND arrays. Furthermore, operating temperature plays a notable role in determining the value of cell VT and its instabilities, with an increased importance of temperature in 3-D NAND tecnologies due to the use of polycrystalline silicon as channel material. This work addressed temperature effects in NAND arrays, with a detailed comparison of the differences in the impact of a temperature change on planar NAND arrays and 3-D NAND arrays, which paves the way for the development of models able to capture these effects in modern 3-D NAND technologies.

La tecnologia di memoria Flash ha assunto al giorno d'oggi una posizione dominante nel mercato del data storage, essendo capace di fornire elevata densità di integrazione, bassi costi e alta affidabilità, principalmente con array memoria in tecnologia NAND. Lo scaling della tecnologia che ha permesso questo successo ha portato ad avere celle di memoria di dimensioni inferiori ai 20nm. Questo, tuttavia, ha causato un aumento dell'impatto dei singoli elettroni presenti nello stack di gate sulla tensione di soglia della cella (Vt). Questo ha introdotto molti limiti all’affidabilità, causati principalmente dai processi di cattura ed emissione di elettroni intrappolati in stati interfacciali e in difetti nell'ossido di tunnel. Questi processi devono quindi essere studiati da un punto di vista statistico e discreto al fine di modellizzare l’evoluzione della Vt delle celle di memoria. La necessità di proseguire lo scaling della tecnologia flash, nell'impossibilità di ridurre ulteriormente le dimensioni della cella senza comprometterne l'affidabilità, ha poi portato al design di celle di memoria NAND tridimensionali (3D-NAND) in sostituzione della tecnologia planare convenzionale. La tecnologia 3D-NAND ha permesso di aumentare le dimensioni di cella e allo stesso tempo di aumentare la densità di integrazione, grazie alla sovrapposizione di più layer di celle lungo la direzione verticale. Questo ha però portato anche nuovi problemi affidabilistici. Lo scopo di questa ricerca è l'analisi e la comprensione dei fenomeni di instabilità di Vt negli array di memoria NAND Flash e delle loro proprietà statistiche, con lo scopo ultimo di fornire tool predittivi capaci di stimare le capacità operative dell’array di memoria. Questo è stato fatto dapprima concentrandosi sul rumore telefrafico casuale (RTN) e sul detrapping da difetti nell'ossido, fenomeni che costituiscono la principale sorgente di instabilità di Vt in celle planari. Oltre a questi meccanismi, la temperatura operativa della cella di memoria gioca un ruolo importante nel determinare il valore di Vt e le sue instabilità nel tempo. Il ruolo della temperatura assume primaria importanza nelle celle 3-D NAND, dove il silicio policristallino viene utilizzato come materiale componente il canale conduttivo al posto dell'usuale subrato di silicio monocristallino. Questo lavoro ha indagato gli effetti della temperatura in array NAND e 3D-NAND osservando la dipendenza dalla temperatura di diversi parametri di cella, come la Vt stessa o la corrente di saturazione di stringa. Il lavoro costituisce una solida base per il futuro sviluppo di modelli analitici e numerici capaci di riprodurre questi effetti nelle più recenti tecnologie di memoria 3-D NAND Flash.