Studio e prima implementazione di un HDL-PLL in FPGA

The continuous evolution and scaling of modern FPGAs give us the availability of more and more sophisticated resources that make feasible and convenient the digital translation and implementation of processing flows historically relic of the analog electronics. This thesis aims to be a "proof of concept" about the feasibility of an Hardware Description Language Phase-Locked Loop (HDL-PLL) characterized by a Phase-Frequency Detector based on a Time-to-Digital Converter. Due to the nature of the project, the asynchronous behavior of the FPGA and the possibility to use a combination of Automatic and Manual Place&Route to manage easier the propagation delay of signals have been deeply investigated and pros and cons have been focused. In Chapter 1 a brief introduction to PLL basics is reported. In Chapter 2 a description of FPGA hardware and manual Place&Route is given. In Chapter 3 the HDL-PLL is described, focusing the attention on the topologies studied and the reasons that have led to the final choices. In Chapter 4 the test setup is described and the most significant measures are presented. In Chapter 5 conclusions are given and possible improvements are proposed, focusing the attention on the theoretical rise of performances due to the structural and technological advances in future FPGA families.

La continua evoluzione dei dispositivi FPGA in termini di densità di integrazione, risorse disponibili e massime frequenze operative rende sempre più ragionevole e conveniente l’implementazione al suo interno di architetture di elaborazione storicamente proprie del mondo analogico. Questo progetto si propone di essere una "proof of concept" per l’implementazione in FPGA di un Hardware Description Language Phase-Locked Loop (HDL-PLL), il cui Phase-Frequency Detector è costituito da un Time-to-Digital Converter. Vista la natura dell’applicazione, si è indagato l’uso in modalità asincrona del dispositivo FPGA, valutandone pregi e limiti, e l’utilizzo combinato di un Place&Route manuale da affiancare a quello automatico eseguito dal CAD per poter gestire al meglio i ritardi di propagazione del segnale. Nel Capitolo 1 vengono riportati brevi cenni teorici sul PLL, per il cui approfondimento si rimanda ai testi referenziati. Nel Capitolo 2 viene descritto l’hardware disponibile nel dispositivo FPGA preso a riferimento e vengono forniti cenni al Place&Route manuale. Nel Capitolo 3 è descritto l’HDL-PLL implementato, ponendo l’attenzione su tutte le tipologie studiate e sulle motivazioni che hanno portato alla scelta finale. Nel Capitolo 4 è descritto il setup di test e sono indicate le principali misure eseguite. Nel Capitolo 5 sono redatte le conclusioni e viene tracciata la roadmap per la prosecuzione futura del progetto, in particolare in relazione alle future evoluzioni strutturali previste dei dispositivi FPGA.