High performance communication interfaces for programmable logic and Linux-based SoC platforms

Recent developments in the Field Programmable Gate Array (FPGA) field have brought a new class of System-of-Chip (SoC), which are able to merge the two words of spatial and temporal computing in a single Integrated Circuit (IC). These new devices offer novel interesting perspectives, which allow the construction of ever more high-performance systems. One issue in the modern applications in programmable logic is the complicated interfacing with the external world, in particular high-throughput data transfer. Obviously, this implies additional difficulties in the debugging. In this work a new communication and debug system for FPGAs and SoCs, based on the most established bus protocols (AXI4 and AXI4-Stream), has been developed, allowing the access of the internal address space from the external world through a set of common interfaces like UART, USB 3.0 and Ethernet. This system has been applied and verified on an FPGA design of a Tapped Delay-Line Time-to-Digital Converter, enhancing its capabilities and ease of use.

I recenti sviluppi nel campo dei Field Programmable Gate Array (FPGA) hanno portato ad una nuova classe di System-of-Chip (SoC) in grado di unire i due mondi dello spatial e temporal computing in un singolo Integrated Circuit (IC). Questi moderni dispositivi offrono nuove interessanti prospettive, che permettono la costruzione di sistemi sempre più performanti. Un problema nelle moderne applicazioni nel ramo della logica programmabile è l'interfacciamento con il mondo esterno, in particolare i trasferimenti di dati ad alto throughput. Ovviamente, questo implica difficoltà aggiuntive nel debugging. In questa tesi un nuovo sistema di comunicazione e debug per FPGA e SoC, basato sui più comuni bus di comunicazione (AXI4 e AXI4-Stream), è stato sviluppato, permettendo l'accesso allo spazio degli indirizzi interno dal mondo esterno tramite una serie di interfacce comuni quali UART, USB 3.0 e Ethernet. Questo sistema è stato applicato e verificato su un design in FPGA di un Tapped Delay-Line Time-to-Digital Converter, migliorando le sue caratteristiche e la semplicità d'uso.