Parametric analysis of cycling-induced degradation in 3D-NAND flash arrays

The present work is focused on the 3D NAND Flash, based on charge-trap (CT) cells. Although 3D NAND mitigated some reliability issues with respect to previous technologies, some limitations in endurance and reliability performance still exist. The effects of repeated P/E operations (cycling) on the 3D NAND CT Flash memory array, inducing significant degradation in the cells, are investigated in the present work. The induced degradation is a consequence of the application of stress conditions on the array, leading to creation of traps and defects in the cell stack. Repeated P/E operations are reproduced on test structures and some meaningful dependencies of cycling-induced degradation are observed. First the work addresses the impact of the erase operation on cell degradation during P/E cycling, since the erase operation has been historically identified as the main responsible of oxide degradation. The experiments are performed at different erased VTE as well as using multiple erase schemes (string erase and cell erase). Then the thesis focuses on studying the cell behavior in particular operating conditions, for example the virgin cell response to a preconditioning pulse or to the different rise time of the program pulse. The results will contribute to have a better understanding of degradation phenomena of 3D- NAND CT devices. A physical interpretation of the results will be given in this work, aiding some aspects of the future cell design, in order to optimize the performance under the operating conditions investigated.

Questo lavoro di tesi ha riguardato la tipologia di memorie Flash 3D NAND a canale verticale, basate su tecnologia Charge-Trap (CT). Nonostante le 3D NAND abbiano mitigato alcuni problemi di affidabilita' rispetto alle precedenti tecnologie, rimangono ancora limitazioni nelle performances di endurance e nelle prestazioni di ritenzione di celle sottoposte a cicli di P/E. Vengono dunque studiati gli effetti di ripetuti cicli P/E sull'array di memoria 3D NAND CT, che inducono una significativa degradazione della cella. La degradazione indotta e' conseguenza dell'applicazione di condizioni di stress sull'array, che porta alla creazione di trappole e di difetti nello stack di cella. Le ripetute operazioni P/E sono state riprodotte su strutture di test, e si sono osservate importanti dipendenze della degradazione indotta da ciclatura dalle condizioni operative dell'array. Innanzitutto, viene studiato l'impatto dell'operazione di cancellazione sul degrado della cella durante la ciclatura, poiche l'operazione di cancellazione e' stata storicamente identificata come la principale responsabile della degradazione dello stack. Gli esperimenti vengono fatti sia a diverse soglie cancellate VTE, sia seguendo differenti schemi di cancellazione in ciclatura (cancellazione di stringa e cancellazione di cella). Il lavoro si focalizza successivamente sullo studio del comportamento della cella in particolari condizioni operative, per esempio la risposta della cella vergine ad un impulso di precondizionamento o alle differenti durate di rampa dell'impulso di program. I risultati contribuiranno a una migliore comprensione dei fenomeni di degradazione della cella 3D-NAND CT. Nel presente lavoro sara' data anche un'interpretazione fisica dei risultati, guidando alcuni aspetti critici del design futuro della cella, per ottimizzare le performance di cella nelle condizioni operative studiate in questa tesi.