Design and implementation of a FPGA-based high performance digital pulse width modulator

Digital Pulse Width Modulation is a very common technique used in different applications, from switching power converters to audio amplifiers. Advantages and recent developments of digital control have led to an increasing use of Digital Pulse Width Modulators (DPWM) in control systems where output current/voltage accuracy and stability are fundamental requirements. The main limitation in DPWM resolution is the high counter clock rate, as it defines the minimum time step. Consequently, current DPWM are based both on a synchronous counter and on asynchronous delay lines. Traditionally, the majority of these high-resolution DPWM are designed as additional peripherals in commercially available µControllers/DSPs. This study presents a new High-Performance DPWM IP-Core implemented on a FPGA architecture, where the asynchronous block is not based on building a new delay-line structure but using instead available tapped delay lines, the IODELAYE primitives in Xilinx FPGAs. After reviewing the main DPWM architectures, including the current state of art TI Delfino™ C28346, the proposed IP design is analysed in details. Results of the experimental characterisations are provided, and a comparison is made with respect to the current state of the art.

La modulazione a larghezza di impulso è una tecnica molto comune utilizzata in diverse applicazioni, dai convertitori di potenza agli amplificatori audio. I vantaggi e gli sviluppi recenti del controllo digitale hanno portato ad un uso crescente dei modulatori digitali ad ampiezza di impulso (DPWM) nei sistemi di controllo digitale in cui l'accuratezza e la stabilità della corrente e della tensione in uscita sono requisiti fondamentali. Il limite principale nella risoluzione DPWM è dato dalla frequenza del clock del contatore, in quanto definisce il passo minimo. Di conseguenza, gli attuali DPWM si basano sia su un contatore sincrono che su linee di ritardo asincrone. Tradizionalmente, la maggior parte di questi DPWM ad alta risoluzione sono progettati come periferiche addizionali in μControllori/ DSP disponibili in commercio. Questo studio presenta un nuovo IP-Core DPWM ad alte prestazioni implementato su un'architettura FPGA, in cui il blocco asincrono non si basa su una progettazione ad-hoc di una linea di ritardo, ma utilizza invece le linee di ritardo disponibili nelle primitive IODELAYE nelle FPGA Xilinx. Dopo aver esaminato le principali architetture DPWM, incluso lo stato dell'arte TI Delfino™ C28346, il progetto proposto viene analizzato in dettaglio. Vengono forniti i risultati delle caratterizzazioni sperimentali e viene effettuato un confronto rispetto all'attuale stato dell'arte.