High-speed, low-distortion solutions for Time-Correlated Single Photon Counting measurements

Nowadays, Time-Correlated Single Photon Counting (TCSPC) represents a key measurement technique in many scientific and industrial applications demanding for the acquisition of extremely fast and faint luminous signals with picosecond resolution. In particular, in life sciences time-resolved imaging by means of TCSPC is the enabling technology for several powerful analytical techniques, such as Fluorescence Lifetime Imaging Microscopy (FLIM), Förster Resonance Energy Transfer (FRET) or Fluorescence Lifetime Correlation Spectroscopy (FLCS). At the same time, it is becoming a gold standard in remote sensing applications, like LIght Detection And Ranging (LIDAR). In a typical TCSPC experiment, a sample is excited by means of a periodic laser source. Then, photons re-emitted by the sample are recorded to form a histogram, depending on their arrival times within the excitation period. In this way, after many periods the histogram represents a measurement of the average waveform of the luminous signal. Given most modern time-measurement circuits, TCSPC permits to reach a timing precision as low as 10 ps, that is well below the minimum resolution achievable by any analog recording technique. Unfortunately, the many advantages of TCSPC come along with a major drawback, that is a relatively long acquisition time. In particular, two effects concur in limiting the maximum measurement speed of a TCSPC acquisition channel. First of all, a conventional TCSPC system can detect only one photon per excitation cycle. As a consequence, if more than one photon impinges on the detector during a period, the reconstructed wave-form undergoes a distortion, which is known as classic pile-up. In order to avoid this issue, the intensity of the excitation source is typically adjusted to keep the average number of impinging photons in a period well below 1 (typical values range between 0.01 and 0.05). It follows that a relatively high number of excitation cycles is required to accumulate a statistically relevant number of events in the histogram. The second limit to the measurement speed is related to a relatively long dead time of both detector and time-measurement electronics, which typically ranges in the order of 100 ns. In this scenario, a TCSPC experiment can undergo a significant loss of events, thus leading to a further reduction of the measurement speed. In the last decade, TCSPC acquisition systems have been subject to a fast trend towards the parallelization of many independent channels in order to speed up the measure. On one hand, some multichannel modules based on discrete components are already available in the market, featuring the best in- class performance in terms of resolution and linearity, but the high power dissipation and the volume occupied by a single channel have limited the degree of parallelism to only 4 or 8 channels so far. On the other hand, the exploitation of CMOS technology has permitted the integration of hundreds and even thousands of independent channels on the same chip, including detectors, represented by Single Photon Avalanche Diodes (SPADs), and the whole acquisition and conversion electronics. Nevertheless, large arrays proposed so far with detectors and electronics integrated on the same chip suffer from a trade-off between number of channels and performance. In particular, the integration of both detectors and conversion electronics in the same pixel area has imposed tight constraints on power dissipation and area occupation of the electronics, limiting timing performance, both in terms of linearity and precision. At the same time, the exploitation of standard CMOS technologies has prevented designers from having the necessary degrees of freedom to pursue the best detector performance, in terms of photon detection efficiency, dark count rate and afterpulsing probability. Even worse, large multichannel systems are typically affected by a data-transfer bottleneck, which strongly limits the achievable measurement speed. In particular, the presence of a huge number of detectors can give rise to a considerably high data rate at the output of the system, which can easily reach 100 Gbit/s. Unfortunately, the real-time management of such a high rate demands for a huge bandwidth of the bus directed toward the external processor and for a considerable complexity of the system design. Instead, the maximum available transfer bandwidth is typically limited in the order of 10 Gbit/s. As a result, the efficient exploitation of a limited transfer bandwidth is, to date, one of the major challenges designers have to face to pursue the highest speed in TCSPC experiments. Recently, different readout architectures have been proposed in literature to cope with a limited transfer bandwidth, trying to maximize its exploitation under typical operating conditions. Nevertheless, solutions proposed so far are affected by relatively low efficiency and the measurement speed still lies well below the limit imposed by the saturation of the transfer rate towards the elaboration unit. The goal of this thesis work is to investigate novel approaches to speedup TCSPC measurements, avoiding at the same time any trade-off with performance. First of all, I deeply investigated the problem of pile-up distortion, which currently represents the major limitation to measurement speed in a single TCSPC acquisition channel. In this context, I propose a novel solution to keep pile-up distortion below a negligible value, paving the way to a remarkable increase of the excitation power, well above the classic pile-up limit, thus leading, in turn, to a significant speedup of TCSPC experiments. In particular, I theoretically demonstrated that negligible distortion (below 1%) is guaranteed if the dead time associated with the converter is kept below the dead time of the detector, and at the same time the detector dead time is matched to the duration of the excitation period. In this way, the speed of TCSPC experiments can be increased by a factor larger than 7.4, that is almost an order of magnitude, while providing negligible distortion regardless of the experimental conditions. It is worth noting that the proposed technique allows a single acquisition channel to reach a remarkable measurement speed, which can be achieved, to date, only using eight independent TCSPC measurement channels operating in parallel. In this scenario, my solution requires a considerably lower complexity of the system design and, even better, it can be easily extended to a multichannel approach to further increase the measurement speed. Moreover, a practical use of my solution is already feasible exploiting recently-proposed electronics, that is time-measurement circuits with negligible dead time and a SPAD coupled to a fast active quenching circuit, featuring a short and finely tunable dead time. In this work, I also investigated different approaches to address the trade-offs which currently affect large multichannel arrays, trying to maximize, at the same time, measurement speed and timing performance. In particular, I present a novel readout architecture, which has been conceived starting from a completely different perspective with respect to readout architectures proposed in the literature: a large detector array is shared with a limited set of high-performance time-measurement circuits, whose number is calculated starting from the maximum manageable data rate; then a smart routing logic has been designed to dynamically connect a large number of SPAD detectors to the external time-measurement electronics, in order to take full advantage of the available bus bandwidth. In addition, the proposed router-based architecture permits to exploit different technologies to design the various parts of the system, i.e. detectors, sensing electronics and time-measurement circuits, in order to optimize their performance. The core of the router-based architecture is a selection logic, whose task is to select a subset of the detectors carrying a valid signal during each excitation cycle, to connect them to the external converters. It is evident that a certain elaboration time is required to carry out this operation, so a low-jitter delay line has been designed to be integrated along with each pixel of the array, in order to preserve the timing information related to a photon detection, until the logic elaboration has been carried out. Then proposed delay line is able to provide a digitally-programmable delay up to 50 ns, while timing jitter is kept around 0.1% of the average delay, thus permitting excellent timing performance. At the same time, particular care has been devoted to the minimization of power dissipation and area occupation of the circuit, to make it compatible with the integration of a delay line for each pixel of a large array. Then, I designed a novel routing algorithm exploiting digital gates distributed in a tree structure, aimed at the future realization of a 32_32 array. The proposed algorithm is able to dynamically connect the array to five shared conversion channels operating at 80 MHz, thus providing an overall throughput up to 10.4 Gbit/s, including 2 bytes for the timing information and 10 bits to address the selected pixels within the array. In addition, the designed logic has a double advantage: it permits to minimize at the same time the elaboration time and the number of interconnections crossing the system, which is a major issue in dense multichannel arrays.

Oggigiorno, la tecnica di misura nota col nome di Time-Correlated Single Photon Counting (TCSPC) risulta fondamentale in molte applicazioni scientifiche e industriali che richiedono l'acquisizione di segnali luminosi estremamente deboli e veloci con risoluzione nell’ordine dei picosecondi. In un tipico esperimento TCSPC, un campione viene eccitato mediante una sorgente laser periodica; il tempo di arrivo dei fotoni riemessi dal campione viene misurato in modo da accumulare gli eventi in un istogramma. In questo modo, dopo molti periodi l'istogramma rappresenta una misura dell’andamento del segnale luminoso nel tempo. Considerando i moderni circuiti di misurazione del tempo, la TCSPC consente di raggiungere una precisione nell’ordine di 10 ps, che è ben al di sotto della risoluzione minima ottenibile con qualsiasi tecnica di misura analogica. Sfortunatamente la tecnica di misura TCSPC porta con sé un tempo di acquisizione relativamente lungo. In particolare, due effetti concorrono a limitare la massima velocità di misura. Innanzi tutto, un sistema convenzionale può registrare un solo fotone per ciclo di eccitazione. Di conseguenza, se più di un fotone incide sul rivelatore durante lo stesso periodo, la forma d'onda ricostruita subisce una distorsione, che è nota come distorsione di pile-up. Al fine di evitare questo problema, l'intensità della sorgente di eccitazione viene tipicamente regolata per mantenere il numero medio di fotoni per periodo ben al di sotto di 1 (tipicamente tra 0,01 e 0,05). Ne consegue che è necessario un numero relativamente elevato di cicli di eccitazione per accumulare un numero statisticamente rilevante di eventi nell'istogramma. Il secondo limite alla velocità di misura è legato alla combinazione del tempo morto del rivelatore e dell’elettronica di misura, che normalmente è nell'ordine di 100 ns. Nell'ultimo decennio, sono stati proposti diversi sistemi multi-canale, nei quali l’utilizzo di diversi canali di acquisizione in parallelo ha permesso di ridurre i tempi di misura. Da un lato, sono già disponibili sul mercato alcuni moduli multi-canale basati su elettronica a component discreti. Essi presentano le migliori prestazioni in termini di risoluzione e linearità, ma l'elevata dissipazione di potenza e il notevole ingombro di un singolo canale hanno limitato le dimensioni del sistema a soli 4 o 8 canali. D'altra parte, lo sfruttamento delle moderne tecnologie CMOS ha permesso l'integrazione di centinaia e persino migliaia di canali indipendenti sullo stesso chip, includendo i rivelatori, rappresentati da Single Photon Avalanche Diodes (SPAD), e l'intera elettronica di acquisizione e conversione. Tuttavia, le matrici di rivelatori proposte finora sono il frutto di un compromesso tra numero di canali e prestazioni. In particolare, l'integrazione di rivelatori ed elettronica di conversione sulla stessa area di silicio ha imposto vincoli particolarmente stringenti su dissipazione di potenza e occupazione d’area dell'elettronica, limitando le prestazioni, sia in termini di linearità che di precisione. Allo stesso tempo, lo sfruttamento di processi standard CMOS ha impedito ai progettisti di avere a disposizione i gradi di libertà necessari ad ottimizzare le prestazioni del rivelatore. Agli svantaggi detti fin ora va aggiunta la presenza di un limite nel trasferimento dei dati dal chip al processore esterno che ha il compito di elaborarli. In particolare, la presenza di un numero elevato di rivelatori può dare origine a un data rate estremamente alto all'uscita del sistema, che può facilmente raggiungere 100 Gbit/s. Sfortunatamente, la gestione in tempo reale di un tasso così elevato di dati richiede una sufficiente larghezza di banda del bus diretto verso il processore esterno e una notevole complessità della progettazione del sistema. Tipicamente, la larghezza di banda del bus è limitata nell'ordine di 10 Gbit/s. Di conseguenza, realizzare un sistema efficiente di trasferimento dei dati è, ad oggi, una delle principali sfide che i progettisti devono affrontare al fine di raggiungere la massima velocità di misura. Recentemente, diverse architetture di lettura e trasferimento sono state proposte in letteratura per far fronte al limite di banda, cercando di massimizzarne lo sfruttamento del bus. Tuttavia, le soluzioni proposte finora sono influenzate da un'efficienza relativamente bassa e la velocità di misura è ancora ben al di sotto del limite imposto dalla saturazione della banda del bus utilizzato per trasferire i dati. L'obiettivo di questo lavoro di tesi è quello di studiare nuovi approcci per aumentare la velocità di misura, evitando allo stesso tempo qualsiasi compromesso con le prestazioni. Innanzitutto, ho approfondito il problema della distorsione di pile-up, che attualmente rappresenta la principale limitazione alla velocità di misura quando viene utilizzato un singolo canale di acquisizione. In questo lavoro di tesi propongo una soluzione innovativa per mantenere la distorsione di pile-up attorno a zero, aprendo così la strada ad un notevole aumento della potenza di eccitazione, ben al di sopra del classico limite di 0.05 fotoni per periodo. Questo porta a sua volta a un significativo incremento della velocità di misura. In particolare, ho teoricamente dimostrato che la distorsione è inferiore all'1% se il tempo morto associato all’elettronica è mantenuto al di sotto del tempo morto del rivelatore e allo stesso tempo il tempo morto del rilevatore è uguale alla durata del periodo di eccitazione. In questo caso, è possibile dimostrare che la velocità degli esperimenti può essere aumentata di un fattore minimo pari a 7.4, che è quasi un ordine di grandezza. La tecnica proposta consente ad un singolo canale di acquisizione di raggiungere una notevole velocità, che può essere raggiunta, ad oggi, solo utilizzando otto canali di misura indipendenti che operano in parallelo, mentre la mia soluzione richiede una complessità notevolmente inferiore nella progettazione del sistema e, ancora meglio, può essere facilmente estesa a un approccio multicanale per aumentarne ulteriormente la velocità. In aggiunta, in questo lavoro di tesi, ho studiato diversi approcci per ridurre quanto più possibile i compromessi che attualmente limitano i sistemi multi-canale. In particolare, presento una nuova architettura di lettura e trasferimento dei dati, che è stata concepita partendo da una prospettiva completamente diversa rispetto alle architetture già presenti in letteratura. Innanzitutto ad una matrice di rivelatori di grandi dimensioni è stato associato un numero limitato di circuiti di misura temporale, che è stato calcolato a partire dalla massima banda del bus di comunicazione. A questo punto è stata progettata una logica intelligente di instradamento di dati, che consente di collegare dinamicamente un gran numero di rivelatori SPAD all'elettronica di misura esterna, al fine di sfruttare al meglio la larghezza di banda del bus. Inoltre, l'architettura proposta consente di sfruttare le tecnologie più adatte per progettare le varie parti del sistema, in modo da massimizzarne le prestazioni. Il cuore dell'architettura proposta è una logica di selezione, il cui compito è quello di selezionare un sottoinsieme dei rivelatori che trasportano un segnale valido, in modo da instradarli verso i convertitori esterni. È evidente che è necessario un certo tempo di elaborazione per eseguire questa operazione. Per questo motivo ho progettato anche una linea di ritardo a basso jitter, il cui scopo è quello di preservare l’informazione temporale associata alla rivelazione di un fotone durante il tempo di elaborazione della logica. La linea di ritardo proposta è in grado di fornire un ritardo massimo di 50 ns, programmabile digitalmente, mentre il jitter è solamente 0,1% del ritardo introdotto. Ho dedicato particolare attenzione alla dissipazione di potenza e all'occupazione d'area del circuito, per renderlo compatibile con l'integrazione di una linea di ritardo per ciascun pixel in una matrice di grandi dimensioni. Oltre alla linea di ritardo, ho progettato un algoritmo di instradamento che sfrutta porte digitali per l’elaborazione dei dati e una struttura ad albero per consentire una comunicazione efficiente tra tutti i pixel della matrice. L'algoritmo proposto è in grado di connettere dinamicamente l'array a cinque canali di conversione condivisi operanti a 80 MHz, fornendo così un throughput complessivo di 10,4 Gbit/s, considerando 2 byte per codificare il tempo di arrivo del fotone e 10 bit per indicare la posizione del pixel instradato dall’algoritmo all’interno di una matrice 32x32 di rivelatori. La logica progettata ha un doppio vantaggio: consente di ridurre al minimo il tempo di elaborazione e il numero di interconnessioni che attraversano il sistema, che è una delle principali problematiche nella progettazione di un sistema multicanale compatto.