Simultaneous frequency and voltage control for combined power/performance/thermal management in high-density CPU's

The Power Management in microprocessors becomes a very crucial issue to face in the research and technological development areas as the energy consumption of CPU cores increase, one of the main causes of this increment is the ongoing Power Management in microprocessors becomes a very crucial issue to face improvement in the performance and the expansion of functionalities into the Chip to meet complex software execution needs in each new processor generation. Additionally, high levels of energy consumption leads to thermal dissipation problems in the Core, which affects its performance and limits the future developments of High-Performance CPUs. Thus, in order to address those issues, several Power Management Techniques has been developed to improve the power efficient in balance with the processor performance. Among the most outstanding techniques we can mention the Dynamic voltage Scaling, Dynamic Frequency Scaling and the Dynamic Voltage and Frequency Scaling(DVFS), considering the latter as the most widely used in today’s processors and a main topic in this thesis. Although, DVFS has been successful implemented in CPU’s to tackle those issues, in the general principle of operation of the DVFS the dynamic adjust of Frequency and Voltage outputs supplied to processor present a latency between them, and as consequence an ineffective scaling, which reduces the efficiency of DVFS work. In order to avoid latency between Voltage and Frequency outputs of the DVFS, this thesis proposes a Simultaneous Voltage and Frequency Control, as an improvement in the control of DVFS, trough the modeling and controller design of 3 main modules using OpenModelica and Scilab, 1) Voltage Regulator Module based in Multiphase Synchronous Buck Converter and Intel design guidelines, 2) Frequency Module integrated by a PLL and 3) Simultaneous Voltage and Frequency Controller Model that integrates the modules 1 and 2 and an additional one that manages and synchronizes the Frequency and Voltage outputs using a feedback control that provides the feed inputs to a look-up-table that contain an optimized profile of power/performance target outputs with operation regions constraints.

La gestione della potenza nei microprocessori è oggi una questione cruciale dato il continuo aumento del consumo di energia dei core nelle CPU. Una delle cause principali di questo incremento è il miglioramento delle prestazioni e l'espansione delle funzionalità dei moderni chip per soddisfare le complesse esigenze di esecuzione del software in ogni nuova generazione di processori. Va anche osservato che l'alto livello di consumo di energia porta a problemi di dissipazione termica nel core, il che influenza le sue prestazioni e limita gli sviluppi futuri di CPU ad alte prestazioni. Per affrontare questi problemi sono state sviluppate diverse tecniche di gestione dell'energia in modo da migliorare l'efficienza energetica senza sacrificare eccessivamente le prestazioni del processore. Tra le tecniche più importanti possiamo citare Dynamic Voltage Scaling, Dynamic Frequency Scaling di frequenza e Dynamic Voltage and Frequency Scaling (DVFS), l'ultima delle quali è la più utilizzata nei processori odierni e costituisce l'argomento principale di questa tesi. Sebbene il DVFS sia stato implementato con successo nelle CPU per affrontare questi problemi, nel suo principio generale di funzionamento tre la regolazione dinamica della frequenza e della tensione fornite al processore vi è una latenza; la conseguenza può essere uno scaling inefficace, che riduce l'efficienza del DVFS. Per evitare latenza tra le uscite Voltage e Frequency del DVFS, questa tesi propone un controllo di tensione a frequenze multiple, come miglioramento del controllo di DVFS, attraverso la progettazione di modelli e controller di 3 moduli principali, condotta in simulazione usando OpenModelica e Scilab, ovvero 1) Modulo regolatore di tensione basato su convertitore buck sincrono multifase sulle design guideline di Intel, 2) Modulo di frequenza integrato da un PLL e 3) Modello di controllore di tensione e frequenza simultaneo che integra 1 e 2 e un modulo aggiuntivo che gestisce e sincronizza la frequenza e tramite lookup table che contengono ognuna un profilo ottimizzato di uscite target potenza/prestazioni con vincoli di validità che ne limitano l'uso a un'opportuna zona di funzionamento.