A CPU power model for dynamic thermal simulation under benchmark stimuli and DVFS control

In modern microprocessor technology there is a strong need for better thermal management. The dark silicon phenomenon makes it impossible to keep active all processing units of a commonly cooled chip without incurring in thermal runaway. Consequently, whenever a core is critically heated the whole chip experiences a frequency throttle-down regarldless of individual temperatures to safeguard the chip's safety. This frequency down tuning results in signi cant overall performance losses. The problem is, therefore, two-faced. There is a need for more e cient, lightweight and fast responsive frequency-control schemes that don't a ect all cores indiscriminately. There is also the necessity for a robust testing platform where to test these schemes without risking the processor's health or employing exotic cooling solutions. In the literature it is already possible to nd so sticated control schemes but their e cacy is only tested in simulation - as physical testing is often problematic - so the need for a testing platform is paramount. A reasonable example of such testing platform is to utilize a thermal test chip (TTC) that, supplied with a proper model, mimics a CPU's power dissipation under stress. The scope of this thesis is creating such a model by identifying and estimating the relative parameters via a series of ad-hoc benchmarks and tests. Following the identi cation and estimation process, the model's simulation is then validated by comparing it with a real processor's power consumption.

Nelle tecnologia riguardante i microprocessori moderni c' e un forte bisogno di una migliore gestione termica. Il fenomeno del "dark silicon" rende impossi- bile il mantenere attivi a lungo tutti i componenti di un processore ra reddato con mezzi comuni, senza incorrere in una fuga termica. Di conseguenza, og- niqualvolta uno dei core e riscaldato a livelli critici, l'intero chip subisce un calo di frequenza per prevenire danni al chip stesso. Questo abbassamento delle frequenze produce quindi un calo generale della performance del processore. Dunque il problema e duplice. Da una parte c' e bisogno di un pi u e ciente, leggero e veloce schema di controllo della frequenza che non coinvolga indis- criminatamente tutti i cores del chip. Dall'altra c' e anche la necessit a per una piattaforma per analisi dove si possano testare questi schemi di controllo senza rischiare la sicurezza del chip od impiegare sistemi di ra reddamento esotici. Nella letteratura e gi a possibile trovare schermi di controllo so sticati ma la loro e cacia e comprovata solamente in simulazioni - in quando analisi siche risultano spesso problematiche - quindi il bisogno di una piattaforma di analisi e di primaria importanza. Un ragionevole esempio di tale piattaforma e realizz- abile tramite l'impiego di un "thermal test chip" (TTC) che, con l'ausilio di un opportuno modello, ricalca la dissipazione termica di un microprocessore sotto stress. Lo scopo di questa tesi e di creare un tale modello tramite la stima e l'identi cazione dei relativi parametri con l'ausilio di una serie di esperimenti e benchmarks realizzati ad-hoc. In seguito al processo d'identi cazione e stima, segue una validazione del modello comparandolo con dati di consumo energetico di un processore reale.