Stato dell'arte dei sistemi digital to time converter (DTC)

The text describes the analysis of digitally implemented DTC systems. The resolution of FPGA- DTC reach values near picosecond orders and the dynamic range is a few hundred nanoseconds. We have seen how advantages can be obtained from the Vernier delay line built by PDLs, which guarantee high performance in the delay. It is possible to reach a resolution of 1.58 ps using two PLLs, integrated with Altera Stratix-III FPGAs. However, the high resolution of these methods is achieved with the latest generation of high performance FPGAs. A DTC realized with the Vernier principle with three delay lines (3D Vernier DTC) was analyzed, the proposed DTC resolution is 203 fs implemented with the FPGA Altera Stratix-III. The theoretical resolution of 3D Vernier DTC can be up to ten times higher than traditional DTCs or QPSR DTCs implemented on the same FPGAs. In addition, the DTC achieves a resolution of 13.5ps even with the Altera Cyclone-IV FPGA which is among the cheapest. The high-resolution performance of the proposed DTC benefits from the high, medium and slow Vernier delay line constructed by the PLLs, which guarantee optimal resolution and robustness to the PVT process variation. The resolution of the DTC based on ASIC is higher than 1 ps, the latter is realized using the principle of charge of the capacitor. However, these DTCs are sensitive to temperature and voltage variations. Furthermore, the DTC implemented with the ASIC technique, has high costs and the time to market is quite long.

Il testo descrive l’analisi della tecnologia dei sistemi DTC implementati digitalmente. La risoluzione dei DTC implementati su FPGA raggiungono gli ordini del picosecondo e l'intervallo dinamico è di qualche centinaia di nanosecondi. Abbiamo visto come si possono ottenere vantaggi dalla linea di ritardo Vernier costruita dalle PDL, che garantiscono prestazioni elevate nel ritardo. E’ possibile raggiungere una risoluzione di 1,58 ps utilizzando due PLL, integrate con FPGA Altera Stratix-III. Tuttavia, l'alta risoluzione di questi metodi si ottiene con FPGA performanti di ultima generazione. E’ stato analizzato un DTC realizzato con il principio Vernier con tre linee di ritardo (3D Vernier DTC), la risoluzione del DTC proposto è di 203 fs implementata con l’FPGA Altera Stratix-III. La risoluzione teorica di 3D Vernier DTC può arrivare ad essere dieci volte superiore rispetto ai DTC tradizionali o i DTC QPSR implementati sugli stessi FPGA. Inoltre, il DTC ottiene una risoluzione di 13.5ps anche con l’FPGA Altera Cyclone-IV che sono tra i più economici. Le prestazioni ad alta risoluzione del DTC proposto beneficiano della linea di ritardo Vernier alta, media e lenta costruita dagli PLL, che garantiscono una risoluzione e una robustezza ottimali alla variazione del processo PVT. La risoluzione del DTC basato su ASIC arriva ad essere più alta di 1 ps, quest’ultima viene realizzata usando il principio di carica del condensatore. Tuttavia, questi DTC sono sensibili alle variazioni di temperatura e di tensione, tutto ciò è dovuto all'uso di dispositivi analogici. Inoltre, i DTC implementati con la tecnica ASIC, hanno costi elevati e i tempi di immissione sul mercato (time to market) sono piuttosto lunghi.