Design and simulation of in-memory computing circuits with memristive devices

The scaling process of semiconductor devices has been driven in the last 50 years by Moore’s law, namely the tendency to concentrate an increasing number of devices onto the same silicon area, eventually approaching the ultimate limit of complementary metal-oxide-semiconductor (CMOS) technology. In parallel, the von Neumann architecture as the pillar onto which computing systems are designed, has proven incompatible with the increasingly demanding requirements of modern problems in artificial intelligence and scientific computation. Most of the computing time is spent in shuttling data back and forth between the memory and the processing unit, resulting in high energy consumption and latency. In-memory computing (IMC) is a novel computational paradigm which aims to radically subvert the von Neumann architecture, rather than focusing on improving single constituent blocks. In IMC, computation is performed within the memory unit, where information is stored, thus eliminating the need for continuous data transfer, removing the latency and energy burdens of the memory wall. In recent years, new computing circuits have been demonstrated to be capable of solving linear systems in just one step exploiting the concept of in-memory computing, but an analytical treatise is lacking. In this thesis work, an analytical model in the frequency-domain of the one step matrix equation solver circuit will be proposed and non-idealities of the circuit will be addressed in terms of their impact on the circuit's speed and error. The results will allow to understand operational limits of fully analogue solutions for high-precision computing applications. Secondly, a novel circuit for solving matrix equations harnessing both digital and analogue components will be presented. Finally, the flexibility of the proposed circuit will be shown by implementing brain-inspired stochastic optimization to solve a constraint satisfaction problem, Sudoku, which is know to be NP-hard, namely the time to solve the problem scales non-polynomially with the problem size. The results obtained in this thesis work strengthen the position of IMC as the leading candidate for next-generation computing systems, with potentially countless applications in emerging fields such as artificial intelligence, scientific computing and complex optimization tasks.

Negli ultimi 50 anni, il processo di scaling dei dispositivi a semiconduttore è stato guidato dalla legge di Moore, ovvero la tendenza a concentrare un numero sempre crescente di dispositivi nella stessa area di silicio, fino ad arrivare al limite ultimo della tecnologia complementary metal-oxide-semiconductor (CMOS). Parallelamente, l'architettura di von Neumann, attuale pilastro su cui sono costruiti i sistemi computazionali, si è dimostrata incompatibile con le sempre più ingenti richieste dei moderni problemi di intelligenza artificiale e calcolo scientifico. La maggior parte del tempo di computazione viene spesa nel trasferire continuamente i dati fra la memoria e l'unità di calcolo, aumentando la latenza e il consumo energetico. L'in-memory computing (IMC) è un nuovo paradigma computazionale che mira a sovvertire radicalmente l'architettura di von Neumann, anziché cercare di ottimizzare i suoi blocchi costituenti. Nell'IMC, la computazione avviene direttamente all'interno dell'unità di memoria, dove è conservata l'informazione, eliminando così la necessità del continuo trasferimento di dati e minimizzando di conseguenza sia il carico energetico, sia la latenza dovuti al memory wall. Negli ultimi anni sono stati dimostrati nuovi circuiti computazionali capaci di risolvere sistemi lineari in una singola operazione sfruttando il concetto dell'in-memory computing, ma una trattazione completa è tuttora mancante. In questo lavoro di tesi, verrà proposto un modello analitico nel dominio della frequenza del circuito per la soluzione di equazioni matriciali, mediante il quale verranno studiate le non-idealità dei componenti in termini del loro impatto sulla velocità e sull'errore. I risultati permetteranno di comprendere i limiti operazionali di soluzioni pienamente analogiche per l'uso in applicazioni di computazione ad alta precisione. In seguito, verrà presentato un nuovo circuito, comprendente componenti sia analogici sia digitali, per la soluzione di equazioni matriciali. La flessibilità del circuito proposto verrà infine mostrata implementando un processo di ottimizzazione stocastica di stampo neuromorfico. Quest'ultimo sarà usato per la soluzione di un problema di soddisfazione dei vincoli, il Sudoku, notoriamente NP-hard, ovvero il tempo per risolvere il problema scala non-polinomialmente con la sua dimensione. I risultati ottenuti in questo lavoro di tesi rafforzano la posizione dell'IMC come candidato di punta per i sistemi computazionali della prossima generazione, con applicazioni potenzialmente infinite in campi emergenti come l'intelligenza artificiale, il calcolo scientifico, e complessi problemi di ottimizzazione.