Design of a 12-bit 200-MSps SAR analog-to-digital converter in 28-nm CMOS process

The Successive Approximation (SAR) Analog-to-Digital converter is one of the most energy-efficient converter. In this thesis, the development of a SAR ADC in a 28-nm CMOS technology based on charge redistribution is presented. The implemented SAR ADC uses a switching procedure based on a modified version of the monotonic switching algorithm to reduce the switch- ing energy and area of the DAC. The DAC is a binary-weighted array of unit capacitors. A unit custom capacitor has been designed with a value of 0.8 fF to reduce the DAC energy consumption. Two comparators have been implemented, a dynamic implementation and a static implementation. The static comparator reduces the kickback noise caused by the dynamic com- parator, at the cost of a larger power consumption. The sampling switches are bootstrapped to reduce the non-linearity introduced when the input sig- nal is sampled. The SAR operations are controlled by an asynchronous logic. The effect of the designed circuits on the linearity of the converter is assessed with the integral non-linearity (INL) and differential non-linearity (DNL). It was found that the input parasitic capacitance of the static com- parator limits the performance of the converter causing non-linearity in the conversion. Moreover, the power consumption of the converter is 5.56 mW and it is dominated by the comparator. The FoM of the converter is esti- mated to be 33.4 fJ/conv-step with a sampling frequency of 200 MSps.

Nel panorama dei convertitori analogico digitale (ADC), la tipologia SAR e` quella che permette di ottenere un’ottima efficienza energetica. Il convertitore SAR utilizza un algoritmo di ricerca binario per la conversione del segnale analogico ed e` utilizzato per frequenze di campionamento che vanno dalla decina di kSps fino a GSps. In questa tesi e` presentato lo sviluppo di un ADC SAR completamente differenziale in una tecnologia CMOS a 28nm con frequenza di campiona- mento pari a 200 MSps e una risoluzione di 12 bit. L’ADC SAR e` composto da tre principali blocchi: un DAC, un comparatore e una logica di controllo. Nel convertitore progettato il DAC e` formato da un array di capacita` bina- rie. Ogni capacita` e` implementata attraverso il parallelo di capacita` unitarie appositamente progettate per il convertitore. Sono stati implementati due tipi di comparatori: uno dinamico e uno statico. Il comparatore dinamico introduce non linearita` nella conversione del segnale in ingresso a causa del rumore di kickback. Per ridurre questo effetto e` stato progettato un com- paratore statico. Gli interruttori di campionamento utilizzano la tecnica del bootstrap per ridurre la non-linearita` introdotta a causa della variazione della resistenza dell’interruttore in funzione della tensione di ingresso. La logica SAR e` asincrona e utilizza circuiti digitali dinamici per ridurre la dissipazione di potenza. Le prestazioni del circuito sono state valutate in termini di non linearita` differenziale (DNL) e non linearita` differenziale (INL). Il blocco che limita le prestazioni del convertitore e` il comparatore. In particolare, la capacita` parassita all’ingresso del comparatore e` non lineare e causa degli errori durante la conversione del segnale in ingresso. La potenza del convertitore e` di 5.56 mW ed e` dominata dal comparatore. La FoM del convertitore e` di 33.4 fJ/conv-step ad una frequenza di campionamento pari a 200 MSps.