A new delta-sigma time-to-digital converter for low-jitter digital PLLs

The steep increase of data rates in 5G wireless communications has pushed for the adoption of millimeter waves and higher-order quadrature amplitude modulations (QAM), which in turn require frequency synthesizers operating at higher frequency with lower phase-noise. The thesis introduces a novel delta-sigma time-to-digital converter (TDC) to be used as phase-detector in a 12.5GHz sub-100fs-jitter digital phase-locked loop (DPLL). The TDC is designed in a 28nm CMOS process and compared to a conventional bang-bang phase-detector topology designed in the same technology. The new TDC features noise-shaping of the quantization noise, which allows achieving a 2dB improvement of the output phase-noise spectrum compared to state-of-the-art DPLLs while consuming 750uW of power and 1960um2 area.

Il repentino aumento nella velocità di trasmissione di dati nelle comunicazioni wireless 5G, ha portato all’utilizzo di onde millimetriche e modulazioni numeriche di ampiezza in quadratura (QAM) di ordine sempre più elevato, che hanno implicato la ricerca di sintetizzatori di frequenza operanti a frequenze pi§ elevante con un rumore di fase ridotto. La tesi introduce un nuovo convertitore tempo-digitale (TDC) con modulazione sigma-delta utilizzato come rivelatore di fase per un anello ad aggancio di fase digitale (DPLL), operante a 12.5GHz con jitter inferiore a 100fs. Il TDC è implementato in un processo CMOS a 28nm e viene confrontato con una tipica topologia di un rivelatore di fase bang-bang implementato nella stessa tecnologia. Il nuovo TDC presentata uno shaping del rumore di quantizzatione, che gli permette di migliorare lo spettro in uscita del rumore di fase di 2dB, rispetto ad altri DPLL dello stato dell’arte attuale, con un consumo di 750uW di potenza e 1960um2 di area.