Cryogenic CMOS readout with programmable threshold for quantum computing

Today computers have achieved incredible performances thanks to an extremely large computing power. However, they are not able to solve and manage some class of problems (e.g. integer factorization, simulation of quantum systems, etc. ), at least in a reasonable time. Instead, quantum computers promise to solve them in no time, using the superposition state of quantum particles together with their entanglement as bits (qubits), to process in parallel much more data. To exploit these quantum phenomena, qubits must be cooled to cryogenic temperature (<5K). Today, qubits are controlled by conventional room temperature electronics by means of long cables. With an increase in the number of qubits, this approach will no longer be possible. A radically new approach is to realize a silicon integrated control system operating at 4.2K near the qubits, thus limiting the number of cables connecting the cryogenic components to the room temperature instrumentation. Moreover, short cables with low temperature allow to increase the performances of the electronics in terms of bandwidth and noise, allowing the control of a large number of qubits, without degrade their performances. In this thesis work, we focused on the cryogenic readout electronics to asses the state of qubits based on silicon quantum dots with two spin levels. The quantum dot state depends on the trapped electron spin and can be read by a measurement of the variation of the quantum dot current or impedance. We propose an architecture based on the integration of the quantum dot current by means of a low noise gated integrator and a comparator to produce a digital output. The small signals at the gated integrator output (few mV) combined to the large variability at cryogenic temperature of the offset voltages and of the qubits parameters, request a fine tuning of the comparator threshold. To address this challenge, we have designed a comparator with an automatic calibration of the threshold using a floating gate as analog memory. In order to properly design the cryogenic readout system, we first characterized at 4.2K different amplifier architectures, designed in the past at Lab. I3N of Politecnico di Milano using 350-nm CMOS technology. Beside good results, some shortcomings, which would be detrimental for the project of an high resolution cryogenic integrator, have been measured. This deviation between expected and measured values is due to an inaccurate cryogenic transistor model. Therefore, we proceeded to the systematic characterization of a more promising technology (150-nm CMOS by LFoundry) in order to obtain a more accurate simulative model (BSIM3v3) at 4.2K. The extracted models are consistent with measurements and they were used for the design of the cryogenic programmable threshold comparator. The comparator is able to self-program the desired offset, using floating gate transistors (FG) both as functional elements in the comparator architecture and as programmable memory. The simulations carried out show its effectiveness in offset cancellation. Finally, in order to obtain a simulative model of the cryogenic FG transistor, realized in standard CMOS technology, a characterization of a FG transistor was carried out.

Oggigiorno i computer hanno raggiunto prestazioni incredibili grazie a potenze di calcolo estremamente grandi. Eppure, ci sono alcune classi di problemi che non sono in grado di gestire e risolvere (per esempio fattorizzazione di grandi numeri interi, simulazione di sistemi quantistici), perlomeno in tempi ragionevoli. I computer quantistici promettono, invece, di risolverli in pochissimo tempo, usando come bit (qubit) lo stato di sovrapposizione delle particelle quantistiche insieme al loro entanglement, per processare in parallelo una quantità di informazione ben più enorme. Per sfruttare queste peculiarità quantistiche, i qubit devono essere raffreddati a temperatura criogenica (<5K). Oggi, i qubit sono controllati da una convenzionale elettronica posta a temperatura ambiente, mediante lunghi cavi. Questo approccio, con l’aumento del numero di qubit, non sarà più possibile. Un nuovo approccio è la realizzazione di un sistema di controllo integrato in silicio operante a 4.2K posto vicino i qubit, limitando così il numero di connessioni tra i componenti criogenici e la strumentazione a temperatura ambiente. Inoltre, La riduzione della lunghezza dei cavi insieme alle basse temperature permettono di incrementare le prestazioni dell’elettronica in termini di larghezza di banda e di rumore, consentendo la gestione di un grande numero di qubit insieme ad un minor degrado delle loro prestazioni. In questo lavoro di tesi ci siamo concentrati sull’elettronica criogenica di lettura dello stato dei qubit basati su punti quantistici in silicio a due livelli di spin. Lo stato del qubit in questione dipende dallo spin dell’elettrone intrappolato e può essere letto da una misura di variazione di corrente o impedenza del punto quantistico. Noi proponiamo un'architettura che si basa sull'integrazione della corrente del punto quantistico attraverso un amplificatore a basso rumore in configurazione integratore e un comparatore, per generare un segnale digitale. Il piccolo segnale all'uscita dell'integratore (pochi mV) combinato alla grande variabilità a 4.2K della tensione di offset e dei parametri dei qubit, richiede una fine calibrazione della soglia del comparatore. Per affrontare questa sfida, abbiamo progettato un comparatore con la calibrazione automatica della soglia, utilizzando dei transistor a floating gate come memoria analogica. Al fine di progettare il sistema criogenico di lettura della corrente, abbiamo innanzitutto caratterizzato a 4.2K le diverse architetture di amplificatori progettati in passato nel laboratorio I3N del Politecnico di Milano, usando una tecnologia CMOS a 350-nm. Al fianco di risultati positivi sono stati riscontrati alcuni difetti che nella progettazione di un integratore criogenico ad alta risoluzione sarebbero deleteri. Questo discostamento tra i valori attesi e le misure è da imputare ad un modello criogenico dei transistor non accurato. Quindi abbiamo proceduto alla caratterizzazione sistematica di una tecnologia CMOS più performante (150-nm CMOS di LFoundry) al fine di ottenerne un modello simulativo (BSIM3v3) più accurato a 4.2K. Il modello estratto e coerente con le misure effettuate è stato utilizzato successivamente per la progettazione del comparatore criogenico a soglia programmabile. Il comparatore è in grado di auto-programmare l’offset voluto, utilizzando dei transistor a floating gate (FG) sia come elementi funzionali del comparatore sia come memoria programmabile. Le simulazioni effettuate mostrano la sua efficacia nell’eliminare l’offset. Infine, per ottenere un modello simulativo a temperatura criogenica di un transistor a FG realizzato in tecnologia CMOS standard, è stata condotta una caratterizzazione di un transistor a FG realizzato per un precedente lavoro di tesi.