Design of low-jitter multiphase clock and timing circuits for time-interleaved ADCs

This work presents an analysis of high-resolution and wide-bandwidth Time- Interleaved Analog to Digital conversion systems, and the design of a compact timing system for a converter that must comply with the stringent requirements of the 5G wireless standard. The system is highly flexible and programmable, to test the converter in different operating modes. The setup comprises: a clock buffer with ≈ 50fs output jitter, capable of deriving two complementary square waves from an external sinusoidal reference; a frequency divider with programmable modulus and output duty cycle; a phase generator which can generate up to 6 time-shifted phases completed by a retiming system, which cancels the jitter generated by the structure and allows a reduced power consumption. The objective is to synchronise a time-interleaved SAR ADC, with target ENOB greater than 11 bits and up to 6 interleaved channels, for an overall sampling frequency of 1GS/s. The timing system is implemented in 28nm CMOS technology: the clock buffer area is 0.002mm2 and its maximum power dissipation is 15.5mW, whereas the phase generator area is 560μm2 and its power dissipation is lower than 350μW. The output integrated r.m.s. jitter, with a noise integration window from 1Hz to 83MHz, is less than 60fs allowing to reach an output SNDR greater than 70dB, thus meeting the target design specification with enough margin.

In questo lavoro di tesi è presentato lo studio di sistemi di conversione Analogi- co/Digitale ad alta risoluzione e larga banda di tipo time-interleaved, e il design di un compatto sistema di temporizzazione per un convertitore che soddisfi gli stringenti requisiti di sincronizzazione richiesti dalle specifiche per terminali radio 5G. Il sistema proposto è altamente flessibile e programmabile, allo scopo di testare il convertitore in diverse modalità di lavoro. Il progetto comprende: un buffer per segnale di clock con jitter in uscita di ≈ 50fs, che permette di derivare due fasi complementari ad onda quadra a partire da un riferimento sinusoidale esterno; un divisore di frequenza digitale con modulo di divisione e duty cycle di uscita program- mabili; un generatore di fasi che può generare accuratamente fino a 6 sfasamenti selezionabili, corredato da un sistema di ri-campionamento per cancellare il jitter della struttura, permettendo di ottenere un basso consumo complessivo. L’obiettivo è quello di controllare un convertitore SAR time-interleaved con una risoluzione superiore agli 11 bit ed un massimo di 6 canali operanti in alternativa, per ottenere un sample rate complessivo di 1GS/s. Il sistema è stato implementato in tecnolo- gia CMOS 28nm: il clock buffer occupa un’area pari a 0.002mm2 e consuma un massimo di 15.5mW, mentre il generatore di fasi occupa 560μm2 dissipando meno di 350μW. Il jitter r.m.s. in uscita, considerando una finestra di integrazione del rumore da 1Hz a 83MHz, è minore di 60fs permettendo di ottenere un SNDR di uscita superiore ai 70dB, che è sufficiente a soddisfare la specifica di progetto con buon margine.