Virtual delay management for FPGA based time-to-digital converters

Nowadays, scientific research is pushing stronger and stronger towards high accuracy time interval measurements, since are becoming fundamental for several applications in differents fields. In fact, precision, accuracy, time resolution, dynamic range, together with high-speed, are fundamental parameters in an increasing number of techniques, like Time-of-Flight Positron Emission Tomography (TOF PET) or Time-Resolved Spectroscopy, just to mention a few. In this contest, a primary role is covered by the so called Time-to-Digital Converter (TDC), a device which allows to perform the conversion of a time event into a digital code. A challenging task regards the approach used to design these devices: in the past, Application Integrated Specific Circuit (ASIC) constituted the most powerful approach to obtain, through an analog or mixed signal design, a very high performances TDC. However, in the present, a strong and valid alternative is provided by full digital structures, such as Field Programmable Gate Array (FPGA) and System-On-Chip (SoC). The high versatility and flexibility allowed by the full reconfigurability, together with the short development time, are added to the well known advantages of digital world: reduced power consumption, better adaptability and easier implementation of process algorithms. This is a strong advantage over the ASIC approach, which finds in the absence of re-configurability a strong limitation, especially in the field of scientific research, where a simple and versatile prototyping is a dominant need compared to high performance. Last, but not least, parallel computing allows to increase significantly the measures throughput, thanks to multichannel structures. In this work, the main structure of a FPGA based, Tapped-Delay-Line (TDL) TDC is described, analyzing the role of its internal components. In particular, we will focus the attention on a specific section, which is the BeltBus (BB). This module is able to acquire in a parallel way the timestamps produced by the channels of the TDC and to deliver, as a single serial output, all the measures in temporal order, leading to an easier further elaboration.We will describe its functionality and importance in the system, developing its structure and explaining all the parameters which come into play. Finally, it is obtained an improved version of the BB, which allows the application of virtual delays to the measures, without a physical implementation.

Al giorno d'oggi, la ricerca scientifica sta spingendo sempre di più verso misurazioni di intervalli temporali ad alta precisione, poiché stanno acquisendo un'importanza crescente in svariate applicazioni, all'interno di diversi campi d'interesse. Infatti, la precisione, l'accuratezza, la risoluzione temporale, la dinamica e la velocità sono parametri fondamentali in un numero crescente di tecniche, come la Time-of-Flight Positron Emission Tomography (TOF PET) o la Time-Resolved Spectroscopy, solo per citarne alcune. In questo contesto, un ruolo primario è ricoperto dal cosiddetto Time-to-Digital Converter (TDC), un dispositivo che permette di eseguire la conversione di un evento temporale in un codice digitale. Una questione chiave riguarda l'approccio utilizzato in fase di progettazione di questi dispositivi: in passato, l'Application Integrated Specific Circuit (ASIC) costituiva il metodo più potente per ottenere, attraverso un design analogico o misto, un TDC ad altissime prestazioni. Attualmente, è tuttavia possibile trovare alternative concrete e valide in strutture completamente digitali, quali Field Programmable Gate Array (FPGA) e System-On-Chip (SoC). L'elevata versatilità e flessibilità, consentite dalla totale riconfigurabilità di questi componenti, insieme al breve tempo di sviluppo, si aggiungono ai ben noti vantaggi del mondo digitale: ridotto consumo energetico, migliore adattabilità e maggior facilità di implementazione degli algoritmi di processo. Questo aspetto, costituisce un forte vantaggio rispetto all'approccio ASIC, che trova nell'assenza di riconfigurabilità un forte limite, sopratutto nel campo della ricerca scientifica, in cui una prototipazione semplice e versatile è un bisogno dominante rispetto alle alte prestazioni. Infine, ma non meno importante, permette di aumentare significativamente il numero di misure elaborate al secondo, grazie alle strutture multicanale. In questo lavoro viene descritta la struttura principale di un TDC basato su FPGA, Tapped-Delay-Line (TDL), analizzando il ruolo dei suoi componenti interni. In particolare, si focalizzerà l'attenzione su una sezione specifica, ovvero il BeltBus (BB). Questo modulo è in grado di acquisire in modo parallelo i timestamp prodotti dai canali della TDC e di fornire, come unica uscita seriale, tutte le misure in ordine temporale, facilitandone l'ulteriore elaborazione. Ne descriveremo la funzionalità e l'importanza nel sistema, sviluppandone la struttura e spiegando tutti i parametri che entrano in gioco. Infine, si ottiene e si presenta una versione migliorata del BB, che permette l'inserimento di ritardi virtuali, senza che vengano realizzati fisicamente.