A methodology to automatically augment the RTL description of generic digital systems

In hardware design time-to-market has become a more demanding trend in last years, requiring optimal solutions to be prototyped in faster times. To this end, High Level Synthesis (HLS) has become an increasingly used approach which has its strength in the lower time required to prototype a solution, in contrast with traditional Electronic Design Automation (EDA) tools, and the possibility to de- velop hardware solutions also for software engineers. A big drawback of this approach though, is a non negligible loss in terms of accu- racy and optimality, granted instead by handmade solutions with EDA softwares, which requires good hardware-knowledge in exchange. A research direction is to provide an hybrid tool capable of merging both char- acteristics of the aforementioned solutions, providing optimal solutions and de- creasing time-to-market in a semi-automatic way. Many solutions are present in literature, even though they target a single application. We propose a general solution capable of handling different targets and to prove this, power and security are both treated in this work, since they have been strong market drivers in last years. Two hardware accelerators are added to two different platforms: a SoC with different accelerators and a single AES hardware accelerator. In particular the AES is extended with another cypher designed to be SCA-resilient, a specific kind of attack resulted effective on the AES. Both cases results are acceptable, proving that the solutions keep a lower resource utilization on target platform. In particular, power hardware accelerators occu- pies in average around 16% of the available LUTs and 8% of registers, while the cypher uses a total of 12% of resources (7% LUTs and 5% registers). Regarding power overheads, both solutions keep them low, with an average 13.6% for power counters and a 19% for the cypher instead.

Nel flusso di progettazione hardware, il tempo richiesto per ideare e produrre una soluzione è diventato fondamentale negli ultimi anni, richiedendo soluzioni ottimali progettate in tempo sempre più breve. A questo scopo la HLS è stata sempre di più utilizzata, avendo come caratteristiche un breve tempo di proget- tazione (in contrasto col flusso tradizionale) e la possibilità di poter sviluppare hardware estesa anche a ingegneri del software. Tuttavia questo approccio ha un grosso svantaggio, ovvero una perdita non indif- ferente in termini di accuratezza e ottimalità della soluzione, caratteristica tipica invece del design manuale, che chiede in cambio una buona conoscenza dei circuiti digitali. Una direzione di ricerca consiste nell’unire le caratteristiche di questi due approc- ci in un unico strumento ibrido, capace di fornire soluzioni ottimali in un tempo più breve rispetto a una soluzione tradizionale EDA, in maniera semi-automatica. Esistono molte soluzioni in letteratura, tuttavia ognuna opera su una singola ap- plicazione hardware. La nostra proposta consiste in una soluzione generale, capace di trattare appli- cazioni diverse e per provarlo, applicazioni sia di potenza che di sicurezza sono state prese in considerazione vista la loro grossa importanza nel mercato. Due acceleratori hardware sono stati aggiunti su due piattaforme differenti: un SoC con diversi acceleratori a sua volta e un singolo acceleratore dell’AES. In partico- lare, l’acceleratore AES è stato esteso con un altro cifrario resistente ad attacchi SCA, risultati efficaci invece su quest’ultimo. In entrambi i casi troviamo risultati accettabili, dimostrando un basso utilizzo delle risorse della piattaforma scelta. In particolare, i primi acceleratori hard- ware occupano in media il 16% delle LUT disponibili e l’8% di registri, mentre il cifrario mantiene l’utilizzo totale attorno al 12% (7% di LUT e 5% di registri). Rispetto all’impatto in termini di potenza, ancora una volta essi risultano bassi, con una media del 13.6% per i contatori e del 19% per il cifrario.