Analysis of the Down-coupling phenomenon in 3D NAND flash memories

The NAND Flash technology represents a main solution in the market of non-volatile memories. The constant requests of higher performances and a higher space saving have brought the semiconductor industries to continuously carry out several efforts in the scaling process of these memories. The miniaturization of these memories began more than thirty years and today it has achieved a so advanced level that the characteristic size (F) has reached the value of about 15 nm. Thank to this, NAND Flash memories have a high storage density, other than a low production cost, and so they represent a good evolution of the magnetic hard-disk. Even though, in the last years, the extreme miniaturization of the memories has brought to the outcome of new stability problems such that the scaling of F has be- come more difficult. These problems are related to the quantized nature of the charge, so they are intrinsic and unavoidable. For this reason a new design of the memories was necessary. The solution was to change from an intrinsic bi-dimensional structure of the MOSFETs to a three dimensional structure. This new design has brought to the creation of the 3D NAND Flash memories that exploit the vertical dimension to create further cells. This kind of technology is able to increase the bit storage density without reduc- ing too much the characteristic size F. The storage capacity is so much high already for sufficiently large F that this technology avoid the problems of the extreme scaling and for this reason this solution is so fascinating. The main variation of this new technology lies in the innovative channel structure. In fact, essentially the channel is no longer a planar layer of silicon underneath the transistor but is a pillar where the charge inversion is controlled by control gates (CGs) that surround the channel. This technology is still far away from being flawless, indeed during the writing of the cells unprecedented disturbs arise in the 3D structure while in the 2D design they were never seen. This disturbs can produce errors of the data and one of them, the Down-Coupling Phenomenon (DCP) is analyzed in the current work. The DCP is a disturbs that occurs during the verify phase of the cells, just before the writing operation. In the last part of the verify phase, an operation alike the read one, the voltage of the CGs decreases from a value higher than the maximum threshold voltage (VT ) to the ground voltage. During this transient, the string transistors, in case they have a positive VT , are turned off when the gates voltage gets lower than the threshold and the channel enter in a floating state. At this point a capacitive coupling arises between the gates and the channel and this makes the potential voltage of the channel negative once the verify operation ends. The disturb take place due to the fact that then the program operation begins. This operation, in order to not write unselected cells, exploits the Local Self-Boosting Effect (LSBE) where the channel is brought to high voltages. When the boosting effect takes place starting from a negative potential, the final voltage is lower than the wanted one and this produces programming errors. At the moment the DCP is known just for this behavior but the way in which the system could return to the equilibrium and in how ch time it has not been analyzed yet. Indeed, this work is focused on the study of the physics that lies underneath this phenomenon with particular attention to the return to the equilibrium of the memory. We have used the software Sentaurus TCAD in order to simulate the transitory that describe the end of the verify operation. We started from the analysis of a simplified structure in which there was implemented just one control gate that controls the channel. In this way we have obtained results easier to analyze because this structure allows to avoid those electrostatic interactions that are present between the various gates. With what we have obtained by this analysis, we have implemented a preliminary compact model that could replicate the simulate the phenomenon. Next, we moved to the analysis of the effect in the two main designs for the 3D NAND Flash technology: the Bit-Cost Scalable (BiCS) and the Terabit Cell Array Transistor technology. In particular we have analyzed how the carriers can enter and exit from the channel once the transistors are switched off. We have compared the ways in which the BiCS and the TCAT structures can return to the stationary condition. In the end we have concluded our work with a quantitative analysis of the DCP transient, pointing out the physical events that characterize the return to the equilibrium of this phenomenon. In this way, we have opened new perspectives for a detailed evaluation of the impact of the DCP on the reliability of 3D NAND Flash memories and for the study of new string designs that could bring to an improvement of the performances of these memories.

La tecnologia NAND flash rappresenta una delle principali soluzioni nel mercato delle memorie non volatili. La costante richiesta di performance migliori e un maggiore risparmio di spazio ha spinto le industrie di semiconduttori a svolgere continuamente diversi sforzi nel processo di scaling di queste memorie. La miniaturizzazione delle memorie continua da oltre 30 anni e negli ultimi tempi la caratteristica feature size (F) che descrive la dimensione delle celle è giunta a valori inferiori a 10nm. Grazie a ciò, tali memorie possiedono una elevata densità oltre a mantenere un basso costo di produzione, il che le rende un ottima evoluzione che possa sostituire gli hard-disk magnetici. Nonostante ciò, negli ultimi anni l'estrema miniaturizzazione di queste memorie ha portato al sorgere di nuovi problemi di stabilità, cosi che la riduzione di F è diventata sempre più difficile. Questi problemi sono correlati alla natura quantizzata della carica, quindi sono intrinsici e inevitabili. Per questo motivo è stato necessario trovare un nuovo design di queste memorie. La soluzione è stata quella di passare da una intrisica struttura bidimensionale dei mosfet ad una struttura tridimensionale. Questo nuovo design ha portato alla creazione delle memorie 3D NAND Flash, che sfruttano la dimensione verticale per l'implementazione di ulteriori celle. Questo tipo di tecnologia è in grado di aumentare la densità di dati salvati senza ridurre eccessivamente la F. Anzi, la capacità di memoria è elevata già ad F sufficientemente grande da evitare i problemi dell'estrema miniaturizzazione e questo la rende una tecnologia veramente affascinante. La variazione principale di questa nuova tecnologia risiede in una innovativa struttura del canale. Infatti esso cessa di essere essenzialmente uno strato planare di silicio sotto i transistor e diventa una struttura a pillar dove l'inversione di carica è comandata da control gates (CGs che circondano il canale. Questa tecnologia però è ancora lontana dall'essere senza difetti, infatti in tale struttura sono comparsi disturbi durante la scrittura delle celle che non erano mai stati visualizzati nelle memorie 2D. Questi disturbi possono produrre errori nel salvataggio dei dati ed uno di questi disturbi, il Down-Coupling Phenomenon (DCP), è analizzato in questo lavoro. Il DCP è un disturbo che avviene durante la fase di verifica delle celle appena prima dell'inizio della programmazione di queste. Nella parte finale della verifica, operazione molto simile ad una lettura delle celle, la tensione ai control gates (CGs)scende da un valore superiore alla massima tesione di soglia V_T fine alla tensione di ground. Durante questo transitorio, i transistor della stringa, nel caso siano programmati, si spengono nel momento in cui la tensione ai gate scende sotto la tensione di soglia delle celle e il canale entra in stato flottante. A questo punto si instaura tra i gates ed il canale un accoppiamento capacitivo che fa in modo che la tensione del canale segua la discesa della tensione ai gates e che l'operazione si concluda con un voltaggio negativo nel canale. Il disturbo sorge dal momento che dopo tale operazione inizi la programmazione delle celle. Questa, affinchè celle non selezionate non vengano scritte indesideratamente, sfrutta il Self-Boosting Effect (LSBE) dove il canale viene portato ad alte tensioni. Nel momento in cui al canale venga eseguita la procedura del boosting partendo da tensioni negative, il voltaggio finale risulterà abbassato e ciò può produrre errori di programmazione. Al momento si è a conoscenza della presenza del DCP ma non è stato ancora analizzato il modo in cui la stringa di memoria riesca a tornare alla situazione e in quanto tempo essa riesca a farlo. Questo lavoro è incentrato proprio sullo studio della fisica che giace sotto questo fenomeno e particolare attenzione verrà data alla fase di ritorno all'equilibrio da parte della memoria. Abbiamo utilizzato il software Sentaurus TCAD per simulare il transitorio che descrive la fine della fase di verifica. Siamo partiti dall'analisi l'analisi di una struttra tridimensionale in cui è stato implementato un solo gate che controlla l'intero canale. Abbiamo utilizzato tale struttura per ottenere dei risultati inizialmente più semplici da analizzare. Infatti tale design permette di trascurare tutte quelle interazioni elettrostatiche presenti tra i vari gate che complicano l'analisi del fenomeno. In seguito siamo passati allo studio delle simulazioni eseguite sulle due principali strutture della tecnologia 3D: la Bit-Cost Scalable (BiCS) e la Terabit Cell Array Transistor technology. Nello specifico abbiamo analizzato come i portatori di carica riescono ad entrare ed uscire dal canale una volta che i transistor sono nella stato di spenti. Abbiamo comparato le modalità di ripristino dell'equilibrio tra il caso a singolo gate e il caso più realistico di memoria BiCS e TCAT. Alla fine abbiamo chiarito quale sia la fisica di base che caratterizza il ritorno all'equilibrio di questo fenomeno. In questo modo abbiamo costruito la conoscenza necessaria per porre le basi che permettono di descrivere in maniera semplice il problema, di implementare un modello che possa simulare e prevenire altri possibili problemi legati al disturbo e di trovare una soluzione a tale problema.