On-chip calibration of a 12-bit 1 GS/s time-interleaved ADC in 28nm CMOS

Analog-to-Digital converters are often the limiting factor of the achievable performance in communication systems, especially considering the modern trend of digitalizing the signal closer and closer to the antenna. This approach allows a more flexible data processing but introduces stringent requirements on the ADC in terms of sampling rate and resolution. The research in the field of ADC has been recently focused on time-interleaving more cores to increase the sampling rate or, keeping it constant, reducing power consumption. This master thesis presents the modeling and the calibration methods of a 12-bit and 1 GS/s time-interleaved ADC based on a successive-approximation register core. It features a 4× to 6× interleaving structure, allowing the reduction of power consumption compared to equivalent pipeline-based converters but introducing interleaving artifacts that, if left uncorrected, prevent the real application of the device. The design has been carried out by modeling the complete interleaving structure in Matlab, developing the relative calibration algorithms, and eventually implementing them in VHDL with the final goal of their on-chip integration. The focus of this thesis is on the background calibration of dc offset, linear gain, and timing skew mismatches among the sub-ADCs. An innovative adaptive skew identification algorithm is introduced, which extends the state-of-the-art in difference-based methods to a general interleaving factor. Such an algorithm makes it possible to accurately identify timing skews with reduced digital complexity, employing only adders and registers, reducing power consumption and die area of the on-chip implementation. With the proposed calibration methods, the interleaving structure reaches an ENOB of more than 11 bits and more than 90 dB of SFDR.

Il convertitore Analogico-Digitale è spesso il componente che limita le performance dei sistemi di comunicazione wireless. La tendenza a digitalizzare il segnale sempre più vicino all’antenna impone specifiche stringenti all’ADC, richiedendo una maggiore frequenza di campionamento e una maggiore risoluzione. La ricerca nel campo degli ADC si è recentemente indirizzata verso architetture Time-Interleaved, che, parallelizzando più convertitori, permettono di aumentare la frequenza di campionamento oltre al limite imposto dalla tecnologia in uso, oppure, a pari frequenza, consentono una riduzione del consumo di potenza. Questo lavoro di tesi presenta la modellizzazione e la calibrazione di un Time-Interleaved ADC a 12 bit con una frequenza di campionamento di 1 GS/s, basato su un core ad approssimazioni successive (SAR). L’architettura scelta permette l’aumento della frequenza di campionamento del singolo core di un fattore variable tra 4× e 6×, consentendo un significativo risparmio energetico rispetto a soluzioni equivalenti basate su strutture pipelined. L’architettura Time-Interleaved introduce errori che, se non compensati, pregiudicano l’applicazione pratica di tali dispositivi. Gli errori di interleaving sono stati quindi modellizzati in ambiente Matlab; successivamente sono stati sviluppati i relativi algoritmi di calibrazione e, infine, questi ultimi sono stati implementati per mezzo del linguaggio VHDL, avendo come target la loro integrazione on-chip. L’obiettivo primario di questa tesi è la calibrazione in background delle differenze di offset, guadagno e timing skew tra i core. Viene introdotta una nuova tecnica di calibrazione che estende lo stato dell’arte degli algoritmi di identificazione dello skew basati sulla differenza tra core adiacenti ad un qualunque fattore di interleaving. La ridotta complessità dell’algoritmo, il quale impiega soltanto sommatori digitali e registri, consente una sua semplice integrazione on-chip. I metodi di calibrazione proposti permettono di ottenere un ENOB di più di 11 bit con un SFDR maggiore di 90 dB, al punto che la struttura di interleaving non limita le performance complessive.