Dynamic frequency scaling for Artix-7 FPGAs

While some decades ago hardware designers struggle to fit new functionalities in their chips, nowadays designs are often limited by power constraints. This work aims at evaluating the effectiveness of the Dynamic Frequency Scaling (DFS) power capping technique on Xilinx Artix7 Field-Programmable Gate Arrays (FPGAs) to provide a fast, wide range and accurate regulation of dynamic power consumption. First ofall, we have shown how state-of-the-art lacks a comprehensive solution to implement DFS for FPGAs. This work proposes a solution which offers inexpensive, user-defined, finegrained clock frequency regulation with twice the number of reconfiguration points with respect to the state-of-the-art. Our solution has been validated on board and we have measured the time required to perform clock frequency reconfiguration, obtaining an upper bound of 39 us. Furthermore, we have shown how it is possible to integrate our DFS module with a system-on-chip (SoC) employing less than 1% of the overall FPGA resources. Finally, we provided evidence that our solution can reduce more than 75% of the dynamic power consumption of a SoC, in a close to ideal manner. We believe that several application domains could benefit from this solution, and we have motivated this by presenting some examples taken from European projects and by discussing some possible work extensions.

Mentre decine di anni fa, i progettisti di hardware faticavano per integrare nuove funzionalità nei loro chip, ora i sistemi digitali sono spesso limitati dal loro consumo di potenza. L’obbiettivo di questo lavoro è verificare l’efficacia della tecnica di riduzione di potenza denominata Dynamic Frequency Scaling (DFS), nell’ambito delle FPGA (Field-Programmable Gate Array) appartenenti alla famiglia Artix-7 di Xilinx. In particolare, si vuole dimostrare come tramite DFS si possa regolare in maniera veloce, flessibile e accurata il consumo di potenza dinamico. Siamo partiti dalla mancanza di una soluzione omnicomprensiva nelle implementazioni di DFS attualmente disponibili. Questo lavoro, propone una soluzione che, in maniera poco costosa e tenendo conto dei requisiti non funzionali dell’utente, consente di regolare in maniera accurata la frequenza di un segnale di clock arrivando a supportare un numero di punti di configurazione doppio rispetto allo stato dell’arte. Abbiamo validato sperimentalmente la soluzione su board e misurato il tempo richiesto per effettuare un cambiamento nella frequenza di clock, che si mantiene sempre al di sotto di 39 us. Inoltre, abbiamomostrato come si possa integrare il sistema di DFS da noi proposto, con un system-on-chip (SoC), utilizzando meno dell’1% delle risorse della FPGA. Come elemento terminale dell’analisi, abbiamo dimostrato come sia possibile ridurre di più del 75% la potenza dinamica di un SoC, in una maniera molto simile a quella di un DFS ideale. Riteniamo che questa soluzione possa trovare applicazione in molti ambiti, per dimostrare questo abbiamo presentato come esempi due progetti europei e abbiamo discusso alcune possibili estensioni di questo lavoro.