High-performance synchronization algorithms for multiple time-to-digital converters

Nowadays, many fields of research deal with timing events very complex to be measured since the measurements need to have very high-performances in all the figures of merit such as, measure rate, precision, resolution, linearity and dead-time. The Digital Electronics Laboratory (DigiLAB) at Politecnico di Milano, where this thesis has been developed, mainly focuses on the design of Time-to-Digital Converters (TDCs) able to reach the required performances. The TDCs are devices which allow to obtain temporal measurements; in this field some examples of applications are Laser Imaging Detection and Ranging (LIDAR), Time Correlated Single Photon Counting (TCSPC) and Time-of-Flight Positron Emission Tomography (TOF-PET), just to cite the most commons. These applications indicate the goal to be achieved which, in terms of resolution can reach up to a value of a few picoseconds or hundreds of femtoseconds like the TCSPS, while in terms of the number of channels it can be up to hundreds in the case of TOF-PET. On the other hand, other applications such as the LIDAR or Time-of-Flight 3D imaging in general, required picoseconds precision and negligible non-linearity errors over an extended Full-Scale Range (FSR) of some microseconds. In order to reach the performances currently required, time measurements are implemented preferably through a digital approach instead of an analog one. In fact the analog approach would lead to better performances in terms of resolution, but it has many problems in terms of sensitivity to disturbances and the difficulty of implementation for multi-channel structures. For what concerns the choice for the device in the case of a digital approach, the main alternatives are Field Programmable Gate Array (FPGA) and Application Specific Integrated Circuit (ASIC). In the case considered in this thesis, the main target is the research field, so the choice fallen on FPGAs since they allow to reach high-performances in terms of resolution and flexibility by keeping low the Non-Recurring Engineering (NRE) costs and the time-to-market. On the other hand ASICs would be preferable for mass electronics applications. In the aforementioned applications the complexity required for the measurements is so high that it would be impossible to fit all the measurement channels inside a single device, both considering FPGA devices and ASICs. The solution to this problem would be to employ different devices in parallel to compute the time measurement in order to achieve higher performances. This set-up would lead to problems of synchronization among the different devices that are solved by the compensation algorithms proposed in this thesis. The TDC considered in this work is based on a FPGA-based Tapped Delay Line (TDL) which allows a fine quantization of temporal measurements. This TDC reach a clock counter frequency of 416.7 MHz, it can use up to 16 channels, it can reach a precision of 12 ps r.m.s. for each channel and a resolution for each channel of 250 fs. As anticipated before, in the aforementioned applications these performances are not enough, so the solution proposed requires more TDCs connected together in a network which allow to reach the number of channels required by the case considered. The priority of this kind of network is to work as if it is an unique virtual TDC. The main problem of this kind of implementation is the synchronization among different TDCs mounted on different FPGAs. In fact, nominally, they should have the same value of clock period, but there can arise mainly two kind of mismatches between different devices: gain and offset errors. These kind of errors will be deeply analyzed in the following Chapter 3 and solutions to compensate these mismatches will be proposed in Chapters 4 and 5. These techniques allow to synchronize different devices, making comparable the measurements coming from different TDCs. In this way data generated by different TDCs can be treated as if they come from a single device. In this thesis I studied the working principles of these compensation algorithms. In order to test their efficiency, at first I employed MATLAB simulations, then I made hardware experiments with real off-line measures. The tests made show that, given the TDC resolution of 12 ps r.m.s., it is possible to synchronize an arbitrary number of TDCs obtaining measurements with a resolution of about 14 ps r.m.s.. In this way the testing of the algorithms is complete and it will be possible to implement it in hardware in future developments.

Oggigiorno, molti campi di ricerca si occupano di eventi di tempo molto complessi da misurare poiché le misure devono avere prestazioni molto elevate in tutte le figure di merito come velocità di misura, precisione, risoluzione, linearità e dead-time. Il Digital Electronics Laboratory (DigiLAB) del Politecnico di Milano, dove è stata sviluppata questa tesi, si concentra principalmente sulla progettazione di Time-to-Digital Converters (TDC) in grado di raggiungere le prestazioni richieste. I TDC sono dispositivi che consentono di ottenere misure temporali; in questo campo alcuni esempi di applicazioni sono Laser Imaging Detection and Ranging (LIDAR), , Time Correlated Single Photon Counting (TCSPC) e Time-of-Flight Positron Emission Tomography (TOF-PET), solo per citare i più comuni. Queste applicazioni indicano l'obiettivo da raggiungere che, in termini di risoluzione può arrivare fino ad un valore di pochi picosecondi o centinaia di femtosecondi come il TCSPS, mentre in termini di numero di canali può arrivare fino a centinaia nel caso della TOF-PET. D'altro canto, altre applicazioni con il LIDAR o Time-of-Flight 3D imaging in generale, richiedono una precisione di qualche picosecondo e errori di non linearità trascurabili su un Full-Scale-Range (FSR) esteso di qualche microsecondo. Per raggiungere le prestazioni attualmente richieste, le misurazioni di tempo vengono implementate preferibilmente attraverso un approccio digitale anziché analogico. Infatti l'approccio analogico porterebbe a migliori prestazioni in termini di risoluzione, ma presenta molti problemi in termini di sensibilità ai disturbi e la difficoltà di implementazione per strutture multicanale. Per quanto riguarda la scelta del dispositivo in caso di approccio digitale, le principali alternative sono Field Programmable Gate Array (FPGA) e Application Specific Integrated Circuit (ASIC). Nel caso considerato in questa tesi, l'obiettivo principale è il campo di ricerca, quindi la scelta è ricaduta sugli FPGA poiché consentono di raggiungere elevate prestazioni in termini di risoluzione e flessibilità mantenendo bassi i costi di Non-Recurring Engineering (NRE) e time-to-market. D'altro canto, gli ASIC sarebbero preferibili per applicazioni di elettronica di massa. Nelle suddette applicazioni la complessità richiesta per le misure è così elevata che sarebbe impossibile inserire tutti i canali di misura all'interno di un unico dispositivo, sia considerando i dispositivi FPGA che gli ASIC. La soluzione a questo problema sarebbe impiegare diversi dispositivi in parallelo per calcolare la misura del tempo al fine di ottenere prestazioni più elevate. Questa configurazione porterebbe a problemi di sincronizzazione tra i diversi dispositivi che vengono risolti dagli algoritmi di compensazione proposti in questa tesi. Il TDC considerato in questo lavoro si basa su una Tapped Delay Line (TDL) implementata su FPGA che consente una quantizzazione fine delle misure temporali. Questo TDC raggiunge una frequenza di clock counter di 416,7 MHz, può utilizzare fino a 16 canali, può raggiungere una precisione di 12 ps r.m.s. per ogni canale e una risoluzione per ogni canale di 250 fs. Come anticipato in precedenza, nelle suddette applicazioni queste prestazioni non sono sufficienti, quindi la soluzione proposta richiede più TDC collegati tra loro in una rete che consenta di raggiungere il numero di canali richiesto dal caso considerato. La priorità di questo tipo di rete è lavorare come se fosse un unico TDC virtuale. Il problema principale di questo tipo di implementazione è la sincronizzazione tra diversi TDC montati su diversi FPGA. Infatti, nominalmente, dovrebbero avere lo stesso valore di periodo di clock, ma possono verificarsi principalmente due tipi di differenze tra dispositivi diversi: errori di guadagno e di offset. Questo tipo di errori sarà analizzato approfonditamente nel Capitolo 3 e le soluzioni per compensare queste discrepanze saranno proposte nei Capitoli 4e 5. Queste tecniche consentono di sincronizzare diversi dispositivi, rendendo confrontabili le misure provenienti da diversi TDC. In questo modo i dati generati da diversi TDC possono essere trattati come se provenissero da un unico dispositivo. In questa tesi ho studiato i principi di funzionamento di questi algoritmi di compensazione. Per testare la loro efficienza, inizialmente ho utilizzato simulazioni MATLAB, poi ho fatto esperimenti hardware con misure reali off-line. I test effettuati mostrano che, data la risoluzione del TDC di 12 ps r.m.s., è possibile sincronizzare un numero arbitrario di TDC ottenendo misure con una risoluzione di circa 14 ps r.m.s.. In questo modo il test degli algoritmi è completo e sarà possibile implementarlo in hardware negli sviluppi futuri.