Time-to-digital converter IP-core for extremely-large number of channels designed for Xilinx FPGAs

Nowadays time intervals measuring are the challenges in nuclear electronics, with more and more applications, like Time-Of-Flight Positron Emission Tomography (TOF-PET), Laser Rangender and Time-Resolved Spectroscopy. Especially new requests need big amount of time measurement device, high precision, resolution, accuracy with a better and better dynamic-range and process speed. Thanks of the great advantages in terms of adaptability, area-consumption, power consumption and easiness of implementation of algorithms, a fully-digital structure are the easiest and most convenient solutions to obtain time measurements, rather than analog or mixed-signal ones. The devices realize these type of time measurements with a digital approach are called Time-to-Digital Converter (TDC). In order to realize a TDC there are two different solutions: the first using Application Specific Integrated Circuit (ASIC), the second with Field Programmable Gate Array (FPGA) and System-on-chip (SoC), so programmable devices. In general, at comparable performance, pure FPGA architecture is preferred in the research filed rather than ASIC solutions; this is due to flexibility, low implementation cost and fast design flow offered by the programmable logic technology. In DigiLab of Politecnico di Milano several high-precision TDCs (12 ps) have been already developed, but all of these structures, due to the high resources occupation, can be used to implement a limited number of channels (around 16). For this reason, in this work the development of a low area consumption fully-FPGA based TDC Intellectual Property Core (IP-Core) with a good resolution that allows to reach a high number of channels on the same FPGA has been proposed. More precisely, this thesis will show an innovative solution that makes possible to obtain at most 128 channels maintaining a good resolution of 156 ps. Indeed many applications do not require an extremely high precision, since it is limited by the detector performances, but demand a huge number of parallel channels. For instance, the scintillator used in TOF-PET for gamma-photon conversion introduces a jitter of 100/300 ps r.m.s. Moreover, thanks to the flexibility of the FPGA, the TDC has been implemented as an IP-Core with a user-friendly Graphical User Interface (GUI), in this all the TDC settings, such as resolution, number of channels and Full-Scale Range (FSR) can be easily tuned by the users.

Oggigiorno le misure di intervalli di tempo fanno parte delle nuove sfide nel campo dell'elettronica nucleare, con un sempre maggior numero di applicazioni, come la Time-Of-Flight Positron Emission Tomography (TOF-PET), il telemetro laser e la Time-Resolved Spectroscopy. Specialmente le rischieste necessitano di un grande quantità di dispositivi per le misure di tempo, un'elevata precisione, risoluzione, accuratezza con un sempre più largo range dinamico e velocità nel processo. Grazie ai grandi vantaggi in termini di adattabilità, occupazione d'area, consumo di potenza e facilità di implementazione degli algoritmi, una struttura totalmente digitale risulta la soluzione più comoda e conveniente per ottenere le misure di tempo, invece che soluzioni analogiche o mixed-signal. I dispositivi che realizzano questo tipo di misure con una logica digitale sono chiamati Timi-to-Digital Converter (TDC). Per la realizzazione di TDC esistono due tipi di approcci: il primo grazie all'uso di Application Specific Integrated Circuit (ASIC), il secondo invece con Field Programmable Gate Array (FPGA) e System-on-Chip (SoC) ovvero dispositivi a logica programmabile. In generale, con prestazione simili, l'architettura FPGA pura viene preferita nell''ambito della ricerca rispetto alle soluzioni basate su ASIC; questo dovuto alla flessibilità, ai bassi costi di implementazione e al rapido flusso di progettazione offerto dalla tecnologia a logica programmabile. Molti TDC ad alta precisione (12 ps) erano già stati sviluppati al DigiLab del Politecnico di Milano, ma tutte queste strutture, a causa di un grande utilizzo delle risorse, possono essere usati per implementare un numero limitato di canali TDC (circa 16). Per questo motivo, in questo lavoro viene proposto lo sviluppo di un Intellectual Property Core (IP-Core) TDC su FPGA con una buona risoluzione e una bassa occupazione d'area che permette di raggiungere un ekevato numero di canali sullo stesso FPGA. Più precisamente questa tesi mostrerà un'innovativa soluzione che rende possibile ottenere al massimo 128 canali TDC mantenendo una buona risoluzione di 156 ps. Infatti molte applicazione non richiedono un alta precisione, dato che è limitata dalle prestazione dei rilevatori, ma richiedoo un enorme numero di canali paralleli. Per esempio, lo scintillatore per la conversione dei fotoni gamma usato nel TOF-PET introduce un jitter di 100/300 ps r.m.s. Inoltre, grazie alla flessibilità degli FPGA, il TDC è stato implementato com un IP-Core e una Graphical User Interface (GUI) di facile utilizzo, in quest'ultima possono facilmente essere scelte dall'utente tutte le impostazioni del TDC, come la risoluzione, il numero di canali e il Full-Scale Range (FSR).