Fault injection attack on RISC-V

The embedded market’s development and increasing interest in the Internet of Things (IoT) domain lead the industry to explore new low-cost and low-power devices. The embedded devices industry has been revolutionized by open-source Instruction Set Architecture (ISA) and raised the interest towards RISC-V core, a free license processor that targets low-power embedded devices and System on a Chips (SoCs). RISC-V’s open-source nature gives a signi cant advantage in economical compared with legacy proprietary ISA such as Intel and Advanced RISC Machines (ARM). However, since this architecture is new and growing, cryptographers demand proper tools to test it against di erent attack models while implementing a cryptographic algorithm on an embedded device. This thesis developed a new fault injection tool and evaluated two single bit- ip fault model on software implementation of Advanced Encryption Standard (AES) using a simulation of RISC-V architecture. The tool has successfully practiced and veri ed the mathematical fault model on one input and one output of substitution-box (S-box) with the speci c input-output combinations that the proof of concept has provided. Besides the tool has been used to explore di erent combinations by injecting a fault into one bit on the input and two bits on the output of S-box, and new successful results have been achieved. Researchers can explore further results by extending the current work, practicing di erent fault injection models, or using other cryptographic algorithms.

Lo sviluppo del mercato embedded e il crescente interesse per il dominio IoT hanno portato il settore a esplorare nuovi dispositivi a basso costo e basso consumo. Il settore dei dispositivi embedded è stato rivoluzionato da ISA open source e ha suscitato l’interesse verso core RISC-V, un processore con licenza gratuita destinato a dispositivi embedded e SoC a bassa potenza. La natura open source di RISC-V o re un vantaggio signi cativo in termini di economici rispetto a ISA proprietari legacy come Intel e ARM. Tuttavia, poiché questa architettura è nuova e in crescita, i crittogra richiedono strumenti adeguati per testarla contro diversi modelli di attacco mentre implementano un algoritmo crittogra co su un dispositivo incorporato. Questa tesi ha sviluppato un nuovo strumento di iniezione di guasti e ha valutato due modelli di guasto con capovolgimento di bit singolo sull’implementazione software di AES utilizzando la simulazione dell’architettura RISC-V. Lo strumento ha messo in pratica e veri cato con successo il modello matematico di guasto su un dato di ingresso e un dato di uscita di SBOX con le speci che combinazioni di ingresso-uscita fornite dalla prova di concetto. Lo strumento è stato utilizzato anche per esplorare diverse combinazioni iniettando guasti su un bit in ingresso e due bit in uscita di SBOX, e sono stati raggiunti nuovi risultati di successo. I ricercatori possono esplorare ulteriori risultati estendendo il lavoro in corso, praticando diversi modelli di iniezione di guasti o utilizzando altri algoritmi crittogra ci.