Multi-channel high-resolution digital-to-time pattern generator IP-core for FPGAs and SoCs

Nowadays, the demand of very accurate and precise waveforms, with picosecond resolution (LSB) and wide Full-Scale Range (FSR), is becoming broader and broader in a vast range of applications and fields, such as high-precision gated cameras shutter controllers, Time-Of-Flight (TOF) analysis, Time-Correlated Single Photon Counting (TCSPC), Automated Testing Equipments (ATE), ultra-wideband communication, Nuclear Magnetic Resonance Spectroscopy (NMRS) and many others. Several solutions have been proposed through the years to meet the needs, but nonetheless, the greatest limitation and most concerning downside shared between them is represented by the large amount of hardware needed for their realization, which is then reflected on the Bill-Of-Materials (BOM) and on the complexity of the device itself. Market solutions, in fact, need extra hardware to be bought in order to feed and control the chip. Moreover, they have limited output characteristics, and thus are suitable for applications where the waveform they generate does not vary significantly. In order to generate signals with high-resolution, present-day custom solutions are mainly based on Application-Specific Integrated Circuits (ASICs), which ensure the very best performances in terms of resolution, featuring, however, a typically narrower FSR with respect to programmable solutions. Moreover, ASIC devices come at an extremely high cost in terms of development time, time-to-market and Non-Recurring Cost (NRE) for the fabrication process. Upon that, it is to be considered that ASICs are not flexible systems, thus, a small change could mean a complete redesign of the device. As an alternative, especially in experimental environments, troublesome and limiting methods are used, like coaxial cables chains to generate delays. In this work, we present an innovative Digital-to-Time Pattern Generator (DTC-PG) IP-Core for Xilinx 28–nm 7–Series Field-Programmable Gate Array (FPGA) and System-on-Chip (SoC) devices, which embeds all the needed components to achieve the minimization of the hardware overhead in addition to a high time resolution, precision and linearity. The DTC-PG allows to simultaneously generate multiple kind of waveforms on parallel channels, such as Pulse Width Modulated (PWM) signals and train of impulses with a ms-level FSR and a resolution (LSB) limited only by theFPGA characteristics, and particularly on the family and Speed Grade of the device, reaching a top performance of 52 ps. Area occupation has been considered a key parameter in the development of the device, and has been kept as low as possible, allowing the user to instantiate simultaneously a wide number of independent channels, or leaving plenty of space for other purposes. The thesis work will therefore address the design and implementation of the whole developed system, giving at first an introduction to the FPGA environment and its characteristics, and later deeply describing how the structure of the IP-Core has been elaborated, its features and simulation results, the encountered issues, mainly related to the asynchronous components present, and finally the results obtained in hardware testing.

La richiesta di forme d'onda accurate e precise, caratterizzate da una risoluzione nell'ordine dei picosecondi e da un elevato Full-Scale Range, è aumentata notevolmente nel corso degli ultimi decenni, insieme ai campi d'applicazione di questa tecnologia, citiamo ad esempio il controllo degli otturatori delle gated cameras, l'analisi del tempo di volo, il Time-Correlated Single Photon Counting, i sistemi di collaudo automatico, la comunicazione a banda ultra larga, la spettroscopia di risonanza magnetica nucleare, insieme a molti altri. Diverse soluzioni sono state proposte nel corso degli anni, per soddisfare la domanda, tuttavia, la limitazione principale, che coincide con il più grosso svantaggio, condiviso dalle soluzioni proposte, è rappresentato dalla ingente quantità di hardware necessario alla realizzazione, che incrementa sia il costo che la complessità dei dispositivi stessi. Le soluzioni presenti sul mercato infatti necessitano di hardware di supporto sia per alimentare il dispositivo, che per pilotarlo. Inoltre, spesso soffrono di limitazioni, e sono quindi impiegate laddove la forma d'onda in uscita non debba variare significativamente. Per generare il tipo di segnali di cui sopra in ambiente custom, si ricorre principalmente a soluzioni ASIC, ossia a circuiti integrati sviluppati per una funzione specifica, i quali, da un lato garantiscono le migliori performance in termini di risoluzione, dall'altro hanno tipicamente Full-Scale Range bassi, se confrontati con quelli tipici delle soluzioni programmabili. Inoltre, la fabbricazione di dispositivi ASIC richiede una spesa, in termini di tempo di sviluppo del prodotto, di commercializzazione e di costi non ricorrenti, estrmamente elevata. In aggiunta, occorre considerare che, data la natura degli ASIC, questi risultano essere sistemi poco flessibili, ovvero, in termini pratici, una modifica, per quanto piccola, di una parte del dispotivo, potrebbe rendere necessaria una modifica globale del sistema. In alternativa agli ASIC, soprattutto in ambiente sperimentale, vengono proposte soluzioni più esotiche, spesso limitanti e problematiche, come l'utilizzo di cavi coassiali nella generazione di ritardi. In questa tesi, viene presentato un Intellectual Property (IP) Core, la cui funzione è quella di Digital-to-Time Pattern Generator (DTC-PG), sviluppato per Field-Programmable Gate Array (FPGA), in particolare in ambiente Xilinx per la serie 7 a 28 nm, e Sistemi-on-Chip (SoC), che integra tutti i componenti necessari all'utilizzo e minimizza l'utilizzo di hardware, mantenendo un'ottima risoluzione, precisione e linearità. Il DTC-PG permette di generare simultaneamente in canali paralleli, diverse forme d'onda, come segnali ad impulso modulato (PWM) e treni di impulsi, caratterizzati da un FSR nell'ordine dei millisecondi e una risoluzione limitata solamente dalle carattersitiche dell'FPGA, ed in particolare dallo Speed-Grade del dispositivo utilizzato, raggiungendo una performance massima, in termini di risoluzione, di 52 ps. L'occupazione d'area è stata considerata un parametro fondamentale durante lo sviluppo del dispositivo, ed è stata mantenuta più bassa possibile, in modo tale da permettere all'utilizzatore di istanziare contemporaneamente un elevato numero di canali indipendenti tra loro, o lasciando spazio per altri scopi. Il lavoro di tesi presentato, dopo una introdizione all'ambiente delle FPGA ed alle sue caratteristiche, si prefigge l'obiettivo di studiare design e l'implementazione del sistema sviluppato, descrivendone la struttura ed i metodi con i quali è stata pensata ed elaborata, fornendo dati quantitativi riguardanti le funzionalità, affrontando le complicazioni sorte in fase di prototipazione, dovute principalmente all'asincronicità di alcune componenti del sistema stesso, e infine mostrando i risultati ottenuti nella fase di test su hardware.