Soft real-time test-bench for testing and verification procedures of nanosatellites ADCS

During the last twenty years, the popularity of the cubesat concept and the interest of the space community in small spacecraft missions has significantly increased. As the field of microelectronics increases its miniaturization capabilities, cubesats gain additional attractive for two reasons: on one side to serve as service modules for a new generation of payloads, to achieve space mission objectives that were not even conceivable some years ago. On the other, novel miniaturised sensors and actuators allow cubesats to attain better performances and make them suitable for high performance demanding missions. However, statistical analyses on the reliability of cubesat platforms show a high failure rate of these systems, mainly due to incomplete or inappropriate functional and performance verification campaign. In fact, cubesats often lack the required budget and time to implement a complete Assembly, Integration, Verification and Test (AIV/AIT) plan, as it is commonly done for large spacecrafts. Therefore, there is an emerging request of technologies and facilities, tailored for this class of spacecrafts, to support the AIV/AIT phase of all the subsystems, and in particular of the ADCS. This thesis presents a low-cost test-bench architecture for nanosatellites ADCS PIL and HIL activities. The test-bench aims to obtain soft real-time performances to increase the reliability of the test results and avoid issues of time synchronization between the simulated models and the hardware items under test. The PIL facility is described in detail, highlighting the rationale that led to the selection of the proposed architecture among a set of available solutions. The discussion focuses on the development of the test-bench front-end equipment, providing the interface between the simulation and the hardware components. In this regard, the multi-slave concept for master/slave communication buses is presented and successfully applied to minimize the costs and improve the efficiency of the test-bench. Preliminary results of the test-bench verification and validation procedure are also reported, highlighting the strengths and limitations of the proposed architecture. The presented technologies and facilities have been designed and realized to support the AIV/AIT phase of the ADCS of the HERMES mission.

Nel corso degli ultimi vent'anni, la popolarità dei cubesat e l'interesse del settore spaziale nelle missioni con piccoli satelliti è cresciuta significativamente. A seguito dell'aumento delle capacità di miniaturizzazione nel campo della microelettronica, i cubesat hanno aumentato ulteriormente la propria attrattiva per due ragioni: da un lato come modulo di servizio per una nuova generazione di strumenti, in modo da rendere possibili missioni spaziali che non erano neanche concepibili qualche anno fa. Dall'altro, innovativi sensori ed attuatori miniaturizzati, permettono ai cubesats di raggiungere prestazioni migliori, che li rendono adatti a missioni più esigenti dal punto di vista delle performances. Tuttavia, analisi statistiche sull'affidabilità dei cubesats mostrano un alto tasso di fallimento di questi sistemi, principalmente dovuto ad una incompleta o inappropriata campagna di verifica funzionale e delle prestazioni. Infatti, i cubesat spesso mancano del budget economico e del tempo necessario ad implementare un piano di Assemblaggio, integrazione, verifica e test completo, così come viene fatto per i satelliti più grandi. C'è dunque una richiesta emergente di tecnologie e strutture adeguate a questa classe di satelliti, a supporto della fase di assemblaggio, integrazione, verifica e test di tutti i sottosistemi, ed in particolare del sistema di controllo e determinazione di assetto. Questa tesi presenta l'architettura di un banco di prova low-cost per attività hardware-in-the-loop e processor-in-the-loop sul sistema di assetto di nanosatelliti. Il banco di prova punta ad ottenere prestazioni soft real-time, in modo da aumentare la credibilità dei risultati di test ed evitare problematiche di sincronizzazione temporale tra i modelli simulati e il componente hardware sotto verifica. La struttura di test processor-in-the-loop è descritta in dettaglio, sottolineando le ragioni che hanno portato alla selezione dell'architettura proposta tra un set di soluzioni disponibili. La discussione si concentra sullo sviluppo del front-end-equipment del banco di prova, che fornisce l'interfaccia tra la simulazione ed i componenti hardware. A questo proposito, viene presentato ed applicato con successo il concetto di multi-slave per bus di comunicazione master/slave, in modo da minimizzare i costi e migliorare l'efficienza del banco di prova. Vengono riportati i risultati preliminari della procedura di verifica e validazione del banco di prova, evidenziando i punti di forza e le limitazioni dell'architettura proposta. Le tecnologie e le strutture presentate sono state progettate e realizzate in supporto alle attività di assemblaggio, integrazione, verifica e test del sistema di controllo e determinazione di assetto della missione HERMES.