A multi-layer hardware neural accelerator based on phase-change memory synapses for efficient in-memory computing

This work considers the design of an integrated mixed signal circuit for the hardware implementation of a fully-connected neural network (FC-NN), on a resistive crossbar array of phase-change memory (PCM) devices. Sigmoidal activations are substituted by digital comparators, to make the on chip communication between layers less demandig and relax the requirements in terms of analog-digital conversion. Different software training methods based on incremental slope sigmoids are taken into account. The network weights are then quantized, to be mapped on four bits precision resistive weights. An overall architecture for the integrated circuit is proposed and some of its analogue blocks are designed. The major non-idealities are explored by considering the effect on accuracy of PCM conductance variability, conductance drift, IR-drop, and read-out threshold.

Questo lavoro prende in considerazione la progettazione di un circuito integrato a segnali misti, per l’implementazione hardware di una rete neurale interamente connessa a singolo strato nascosto, su una matrice resistiva di dispositivi di memoria a cambiamento di fase. Le attivazioni sigmoidali sono sostituite da comparatori digitali, per rendere meno onerosa la comunicazione on chip tra gli strati e rilassare i requisiti in termini di conversione analogico-digitale. Vengono presi in considerazione diversi metodi di addestramento, basati su sigmoidi a pendenza incrementale. I pesi della rete vengono quindi quantizzati, per essere mappati su pesi resistivi, con precisione a quattro bit. Si propone anche un’architettura per il circuito integrato e sono progettati alcuni dei suoi blocchi analogici. Vengono esplorate le principali non-idealità, considerando l’effetto sull’accuratezza della variabilità delle celle di memoria, del drift, della caduta di tensione resistiva, della soglia di lettura.