Design of a high-speed asynchronous digital logic for 11-bit 375-Msps SAR A-to-D converter

Modern 5G and the new 6G communication standards are employed for remote patient monitoring, wearable medical devices, robotics, and telemedicine solutions featuring data rate larger of 1-10Gbit/s. In the electronics circuits supporting these standards, analog-to-digital converter is one of the most demanding blocks due to the high sampling rate. In fact, in this framework, ADCs with a conversion rate greater than 1GS/s and a resolution of at least 10 bits are needed. Successive approximation register (SAR) converters are a good solution to operate at relatively high conversion rates (50ksps-500Msps) while keeping an acceptable resolution (8-12 bit) and a low power consumption. These converters can achieve even higher sampling rates by resorting to time-interleaved architectures, which are made of several ADC cores running in parallel with time-shifted conversion periods. These architectures keep the same resolution of the single channel SAR, whereas the conversion frequency and power consumption grow proportionally to the number of channels. The maximum operating frequency of a SAR converter depends on the delay of its main blocks, i.e., the comparator decision and reset time, the DAC settling time and the logic delay. In particular, the logic block, after every conversion decision, toggles the DAC switches according to the comparator output and resets the comparator keeping it reset for the time needed by the DAC voltage to settle. The delay with which these two paths are activated is crucial to enhance the converter sampling rate. In this framework, this work presents a new architecture for the asynchronous digital logic of an existing 11-bit time-interleaved ADC, made of 8 SAR converters, with the goal of achieving a target operating frequency of 2.5 GHz, i.e., 312.5 MHz for the single core SAR ADC. With respect to the original implementation, the two above-mentioned paths have been sped up: The DAC path benefits from a new topology where the comparator decision directly drives the memory elements that control the DAC switches, and the comparator reset is performed with a reduced number of stages. The SAR converter, employing this new logic circuit, has been designed in a 28-nm CMOS technology with a 0.9-V supply voltage. From schematic simulations, it features a maximum conversion rate of 375 MHz, beyond the target of 312.5 MHz, ensuring enough margin to achieve the target operating frequency after fabrication. Moreover, the logic circuit has been supplied with two auxiliary blocks that allow to enhance the original version: a metastability detector and a comparator noise controller. The former circuit allows to solve the problem of metastability, i.e., when the comparator inputs are so close that the decision would take a time larger than the conversion period. In this case, after a fixed amount of time, the bit is set regardless of the comparator decision. The comparator noise control allows to change the comparator noise for the last steps of the conversion, trading off speed with precision.

Gli standard di comunicazione 5G e 6G sono impiegati nel monitoraggio remoto di pazienti, in dispositivi medici indossabili, nella robotica e nella telemedicina con velocità dati superiori a 1-10 Gbit/s. Nei circuiti elettronici che supportano questi standard, il convertitore analogico-digitale è uno dei blocchi più critici a causa dell’elevata frequenza di campionamento. Infatti, per le applicazioni di cui sopra sono necessari ADC con un tasso di conversione maggiore di 1GS/s e una risoluzione di almeno 10 bit. I convertitori ad approssimazione successivi (SAR) sono una buona soluzione per operare a velocità di conversione relativamente elevate (50ksps-500Msps) con una discreta risoluzione (8-12 bit) e un basso consumo energetico. Questi convertitori possono consentire velocità di campionamento ancora più elevate se impiegati in architetture “timeinterleaved” che sono costituite da diversi ADC che funzionano in parallelo con periodi di conversione “shiftati” nel tempo. Queste architetture mantengono la stessa risoluzione dei singoli convertitori SAR, mentre la frequenza di conversione e il consumo di energia crescono proporzionalmente al numero di canali. La massima frequenza di conversione di un convertitore SAR dipende dal ritardo dei suoi blocchi principali, ovvero dal tempo di decisione e di reset del comparatore, dal tempo di assestamento del DAC e dal ritardo del blocco logico che governa l’algoritmo a ricerca binaria. In particolare, il blocco logico, dopo la valutazione di ciascun bit, commuta gli interruttori del DAC in base all’uscita del comparatore e resetta il comparatore stesso mantenendolo resettato per il tempo che occorre alla tensione del DAC per stabilizzarsi. Il ritardo con cui questi due percorsi vengono attivati è fondamentale per aumentare la frequenza di campionamento del convertitore. In questo scenario, il lavoro svolto in questa attività di tesi ha riguardato lo sviluppo di una nuova architettura per la logica asincrona di un ADC a 11 bit “time-interleaved” esistente, composto da 8 convertitori SAR, con l’obiettivo di raggiungere una frequenza di campionamento di 2.5 GHz, ovvero 312.5 MHz per ogni ADC SAR. Rispetto all’implementazione originale, i due percorsi sopra menzionati sono stati velocizzati: Il percorso relativo al pilotaggio del DAC beneficia di una nuova topologia in cui la decisione del comparatore aziona direttamente gli elementi di memoria che controllano gli interruttori del DAC e il reset del comparatore viene eseguito con una logica che include meno porte logiche. Il convertitore SAR, che utilizza questo nuovo circuito logico, è stato progettato con una tecnologia CMOS a 28 nm e una tensione di alimentazione di 0.9 V. Dalle simulazioni eseguite sullo schematico del circuito, il singolo convertitore SAR raggiunge una velocità di conversione massima di 375 MHz, oltre il target di 312.5 MHz, garantendo un margine sufficiente per raggiungere la frequenza target dopo la fabbricazione. Inoltre, la logica è stata dotata di due blocchi ausiliari che consentono di migliorare la versione originale: un rilevatore di metastabilità e un controllore del rumore del comparatore. Il primo circuito permette di risolvere il problema della metastabilità, cioè quando gli ingressi del comparatore sono così vicini che la decisione richiederebbe un tempo maggiore del periodo di conversione. In questo caso, dopo un tempo fissato, il bit viene impostato indipendentemente dalla decisione del comparatore. Il secondo circuito, invece, consente di modificare il rumore del comparatore negli gli ultimi step della conversione, barattando velocità con precisione. Infatti, gli ultimi bit, coinvolgendo le più piccole capacità del DAC hanno tempi di settling ridotti ma richiedono un’elevata precisione in quanto non ridondanti.