Development of a router-based architecture for high-throughput time correlated single photon counting

In the last years, Time-Correlated Single Photon Counting became a fundamental technique for many scientific, medical and industrial applications where it is necessary to measure fast and faint luminous signals with picoseconds resolution. However, the major drawback of this technique is the speed: a statistically significant number of events has to be collected to achieve a proper reconstruction of the signal. To achieve this goal, multichannel systems have been proposed, albeit their inherent trade-off between speed and performances. Moreover, given the increasing amount of data produced, these systems suffer from data transferring bottleneck as they could saturate the external processors’ bandwidth. To surpass this issue a smart routing of the channels was proposed where a matrix of detectors is shared by a fixed number of converters. A digital selection logic dynamically connects a subset of the matrix to the converters at each excitation period. To preserve the timing information while the digital logic operates, a low jitter delay line has to be integrated in each pixel. This thesis has the aim to design a delay line minimizing the jitter, area occupation and power dissipation to make it suitable for a large array integration. Successively, the delay line was integrated in a first array prototype, so that it could work with the router selection logic in a distributed architecture, collecting the signal at the output of each pixel, choosing those selected and driving them toward the timing converters. This array was also provided with other accessory structures to guarantee a correct functionality, such as a driver LVDS to communicate effectively with the converters. Meanwhile, a test board for a router prototype was designed and used to collect some preliminary performance results. Once the design and simulation of the delay line and array was completed through the CAD tools, we had to test the first prototype of the selection logic to give experimental validity to the project. For this aim, the electronics boards, the HDL code as well as the testing strategies that have been designed to exhaustively test the two major integrated components are presented.

Negli ultimi anni, il Time-Correlated Single Photon Counting è diventata una tecnica essenziale per molte applicazioni scientifiche, biomediche e industriali dove è necessario misurare segnali luminosi deboli e veloci con risoluzione nel picosecondo. Tuttavia, il problema principale di questa tecnica è la velocità: bisogna acquisire un numero di campioni statisticamente significativo per ricostruire correttamente un segnale. Con questo intento sono stati realizzati sistemi multicanale, nonostante un intrinseco trade-off tra velocità e performance. Inoltre, tali sistemi producono stream di dati troppo elevati che causano la saturazione della banda del PC che li elaborerà. Per gestire ciò è stata proposta un’architettura basata su un router: una matrice di rivelatori è condivisa con un numero limitato di convertitori. Una logica di selezione connette dinamicamente un sottoinsieme dei pixel ai convertitori ogni periodo di eccitazione. Per conservare l’informazione temporale mentre la logica digitale opera la selezione, bisogna integrare una linea di ritardo a basso jitter in ogni pixel. Questa tesi si pone quindi l’obiettivo di progettare la linea di ritardo per minimizzare jitter, area occupata e dissipazione di potenza per renderla compatibile con l’integrazione in un array con elevato numero di canali. Successivamente ci si è posto lo scopo di inserire la linea di ritardo in un array multicanale, integrandone il funzionamento con la logica di selezione in un’architettura distribuita in grado di raccogliere i segnali provenienti da ciascun pixel, distinguere quelli selezionati e trasmetterli alle uscite. Altre strutture accessorie dell’array sono state realizzate, tra le quali un driver LVDS per comunicare con una board esterna. Una volta completato il progetto e e la simulazione di delay line e array sugli appropriati CAD, è stato necessario testare i primi prototipi di linea di ritardo e logica di selezione del router per dare validità al progetto. A questo fine, in questa tesi sono illustrati le schede elettroniche e le strutture su FPGA, nonché le strategie messe in atto per testare nella maniera più completa possibile i due componenti principe del progetto.