High resolution, long range Time-to-Digital Converter for SPAD-based Time-Correlated Single Photon Counting applications

The increasing need for high precision measurement of time intervals is outstanding in numerous fields of interest, such as medicine, automotive and security. Many of them employ Time-of-Flight (ToF) or Time-Correlate Single-Photon Counting (TCSPC) techniques, exploiting SPAD detectors to reveal single photons with high temporal precision. Thus, Time-Interval-Meters (TIMs) are key components to measure the delay between the laser excitation and the photon detection event. When high scale of integration is required, the direct conversion from time to digital word is preferable, especially if carried out with a compact, reliable, and low power consumption structure. To be compliant with such requirements, this work focuses on the design of a Time-to-Digital Converter (TDC) based on a Voltage-Controlled Gated-Ring-Oscillator (GRO), suitable to be integrated inside the pixel of a SPAD array, because of small size and low power consumption. Compared to similar state-of-the-art architectures, this work presents enhancements in terms of resolution (defined by the Least Significant Bit of the system, LSB) and Full-Scale Range (FSR), allowing a wider range of applications. Indeed, the TDC can be utilized in a dual modality: High-Resolution Mode (31.5 ps LSB and 520 ns FSR) and Long-Range Mode (126 ps LSB and 2 μs FSR). The stability of the TDC to Process, Temperature and Voltage (PVT) variations is assessed through the stabilizing action of a Phase-Locked-Loop (PLL) providing the control voltage to the GRO. The 3.97 GHz GRO oscillation period is fed to a 13-bit ripple counter, from which coarse resolution is extracted, while the internal GRO phases are sampled as well, in order to divide the oscillation period in equal LSBs for fine resolution. Moreover, a study on equivalent models and post-layout simulations was carried out to disclose, before fabrication, the main challenging design trade-offs, from jitter and linearity of the converter to PLL stability and noise. The chip design was realized in a 40 nm CMOS technology using Cadence Virtuoso environment and Spectre for simulations.

La crescente necessità di realizzare misure di intervalli di tempo ad alta precisione è riscontrabile in diversi campi applicativi, dalla medicina alla biologia, dall’ automotive alla sorveglianza. In tali ambiti spesso si utilizzano tecniche che misurano il tempo di volo dei fotoni e la correlazione tra essi, sfruttando fotorivelatori SPAD, per rivelare singoli fotoni con elevata risoluzione temporale. Componenti come i misuratori di intervalli di tempo sono quindi strumenti indispensabili per valutare il ritardo tra l’eccitazione laser e l’evento di detezione del fotone. Quando è richiesta un’elevata integrazione all’interno di un chip microelettronico, è preferibile una conversione diretta da tempo a informazione digitale, insieme ad un’architettura compatta, affidabile e con basso consumo di potenza. Pertanto, il lavoro proposto è stato incentrato sul design di un Convertitore Tempo-Digitale (TDC) adatto ad essere integrato nel pixel di una matrice SPAD. Esso è basato su una struttura di oscillatore ad anello controllato in tensione e operativo solo tra i segnali di START e STOP da misurare (GRO). Rispetto al presente stato dell’arte di simili architetture, questo design ottiene un miglioramento in termini di risoluzione temporale (definita dal Least-Significant Bit, LSB, del sistema) e fondoscala (Full-Scale Range, FSR), che ne permettono una maggiore versatilità di applicazione. Infatti, il TDC è utilizzabile in una doppia modalità: ad alta risoluzione (LSB di 31.5 ps e FSR di 520 ns) o a lungo raggio (LSB di 126 ps e FSR di 2000 ns). La stabilità del TDC a variazioni di processo, temperatura e tensione (PVT) è assicurata dall’azione di un Phase-Locked-Loop (PLL), che fornisce la tensione di controllo del GRO. Il periodo di oscillazione di 3.97 GHz del GRO è mandato ad un contatore a 13 bit, da cui viene estratta la risoluzione più grossolana, mentre le fasi interne del GRO sono anch’esse campionate per ottenere la risoluzione più fine. Infine, è stato portato avanti uno studio basato su modelli circuitali ad-hoc e simulazioni post-layout, per prevedere e quantificare, prima della fabbricazione, i principali trade-off legati all’architettura progettata, tra cui jitter e linearità del convertitore, così come stabilità e rumore della PLL. Il progetto è stato realizzato in tecnologia CMOS 40 nm, usando Cadence Virtuoso e Spectre come strumenti di simulazione.