Analysis and design of a full-spectrum power-supply rejection voltage regulator for a time-interleaved ADC

This thesis presents and discusses in detail the design of a Low Drop-Out voltage regulator (LDO) based on a Flipped-Voltage Follower (FVF) architecture. The LDO is part of an 8-channel 2 GS/s 11-bit SAR-based Time-Interleaved Analog-to-Digital Converter (TI-ADC) implemented in a 28 nm bulk CMOS technology. The regulator is used to buffer the reference voltage of the Capacitive Digital-to-Analog Converter (CDAC) of the SAR ADC, and it provides a clean reference to achieve the target ENOB of more than 9 bits at 2 GS/s. In a mixed-signal integrated circuit, the switching of the digital circuits disturb the operation of sensitive analog blocks, and a high power-supply rejection over the wide frequency range (> 1 GHz) in which the ADC operates is thus mandatory. Post-layout simulations show that the designed LDO achieves an output voltage r.m.s. noise smaller than 200 uV and a power-supply ripple attenuation of more than 40 dB over the entire frequency range while dissipating only 1.5 mW in total. Moreover, in a TI-ADC, the channel interaction through the reference can jeopardize the overall performance. For this reason, a reference buffer is integrated in each interleaved channel, and significant effort has been made to properly bias the structure to avoid the interaction between adjacent channels and retaining the high power-supply rejection of the single LDO. With the proposed circuit and system-level techniques, a peak-to-peak voltage variation smaller than 740 uV due to the switching of adjacent channels (still slightly below the converter LSB of 879 uV) is achieved in Time-Interleaving operation.

In questa tesi, un regolatore a bassa caduta di tensione (Low Drop-Out regulator, LDO) basato sull'architettura Flipped-Voltage Follower (FVF) è presentato e discusso in dettaglio. L'LDO è parte di un Convertitore Analogico-Digitale Time-Interleaved (TI-ADC) a 11-bit e 8 canali basato sull'architettura SAR, che opera a 2 GS/s ed è implementato in tecnologia bulk CMOS a 28 nm. Il regolatore è utilizzato come buffer di una tensione di riferimento per il Convertitore Digitale-Analogico Capacitivo (CDAC) del SAR ADC, e fornisce una tensione pulita per raggiungere un numero effettivo di bit (ENOB) maggiore di 9 bit a 2 GS/s. In un circuito integrato mixed-signal, lo switching dei circuiti digitali disturba l'operazione dei sensibili blocchi analogici, pertanto un'alta reiezione ai disturbi (Power-Supply Rejection) sull'ampio range di frequenze in cui opera l'ADC (> 1 GHz) è essenziale. Simulazioni post-layout mostrano che l'LDO progettato ottiene un rumore di tensione r.m.s. minore di 200 uV e un'attenuazione dei ripple sull'alimentazione maggiore di 40 dB sull'intero range di frequenze, dissipando solo 1.5 mW in totale. Inoltre, in un TI-ADC, l'interazione tra i canali può degradare significativamente le performance del convertitore. Per questo motivo, in ogni canale è stato integrato un reference buffer. Particolare attenzione è stata posta a polarizzare correttamente la struttura e ad impedire l'interazione tra canali adiacenti mantenendo allo stesso tempo l'alta reiezione dai ripple sull'alimentazione del singolo LDO. Con il circuito proposto e le tecniche usate a livello di sistema, una variazione di tensione picco-picco minore di 740 uV (comunque al di sotto dell'LSB del convertitore di 879 uV) è stata ottenuta in un'operazione Time-Interleaving.