Digital to time converter ad elevata linearità per applicazioni BLE in tecnologia CMOS 28nm

Amongst the recent communication systems advancements, Internet of Things is one of the most interesting one, thanks to its capability to improve the communication opportunities for millions of people all around the globe. Increasing the number of devices and objects connected to the web, could be able to improve our life by enabling new concepts like smart cities or smart healthcare. The key to achieve this is to develop low cost and low power hungry radio systems, in order to highly increase the number of devices connected to the network. In the modern day radio systems the frequency synthesizer, usually a Phase Locked Loop (PLL), is one of the most important component, thus a relevant portion of the power budget is reserved for its performances, which are critical for the whole system. The use of a Digital to Time Converter (DTC) inside Fractional-N PLLs, has become more popular thanks to its ability to reduce the power dissipation of the synthesizer with respect to Time to Digital Converter PLLs. However, a gap between Integer-N and Fractional-N PLL performances is still present, due to limited linearity of state-of-the-art DTCs, which hampers the spectral purity of the generated tone. This in the end limits the performances of Fractional-N PLLs, which are more versatile than Integer-N counterparts. In this thesis a novel high-linearity DTC architecture is presented and analyzed by comparing it to other state-of-the-art architectures. Following this analysis and using this new architecture, a DTC meant to work inside a Fractional-N PLL for Bluetooth Low Energy is developed in a 28nm CMOS process. From post-layout simulations, the designed DTC achieves an Integral Non Linearity of 94 fs over a range of 523 ps, with a best-in-class INL/RANGE of 0.018%. The total power dissipation when clocked at 50 MHz is 140 µW and an rms jitter of 430 fs is introduced, with a corresponding FoM of -256 dB

Fra i recenti sviluppi dei sistemi di comunicazione, l’Internet of Things risulta essere uno dei più interessanti, grazie alla sua capacità di migliorare le opportunità di comunicazione per milioni di persone in tutto il globo. L’incremento del numero di oggetti e dispositivi connessi ad internet, sarebbe in grado di migliorare la nostra vita abilitando nuovi concetti quali città intelligenti o sanità intelligente. La chiave per ottenere questi risultati è lo sviluppo di sistemi radio a basso costo e basso consumo, per incrementare il numero di dispositivi connessi alla rete. Nei moderni sistemi radio il sintetizzatore di frequenza, solitamente implementato da un Phase Locked Loop (PLL), è uno dei componenti più importante, per questo motivo una rilevante parte del budget di potenza è riservata per le sue prestazioni, critiche per tutto il sistema. L’uso di un Digital to Time Converter (DTC) all’interno di un PLL frazionario, ha acquisito popolarità grazie alla sua abilità nel ridurre la potenza dissipata del sintetizzatore rispetto a PLL con Time to Digital Converter. Nonostante ciò, vi è ancora una differenza fra le prestazioni di PLL frazionari e PLL interi, a causa della limitata linearità dei DTC allo stato dell’arte. Questo limita le prestazioni dei PLL frazionari, i quali sono più versatili della controparte intera. In questa tesi un’innovativa architettura di DTC ad elevata linearità viene proposta e analizzata confrontandola con altre architetture allo stato dell’arte. Seguendo questa analisi ed utilizzando questa nuova architettura, un DTC designato per operare all’interno di un PLL frazionario per applicazioni Bluetooth Low Energy viene progettato in tecnologia CMOS 28nm. Da simulazioni post-layout, il DTC progettato ottiene una non linearità integrale di 94 fs su un range di 523 ps, con una INL/RANGE di 0.018% al vertice della categoria. La potenza dissipata con una frequenza di clock di 50 MHz è di 140 µW e un jitter di 430 fs viene introdotto, con una conseguente FoM di -256 dB