Design of a reconfigurable voltage comparator for a 2 gs s 11 bit ti sar adc

Recent trends imposed by modern wireless communication standards push the state-of-the-art Analog-to-Digital Converters (ADCs). In particular, modern converters are required to work at high-speed while providing a high resolution. Successive-Approximation-Register converters (SAR) are employed in this context, usually in a time-interleaved structure. In this master thesis, the design of a reconfigurable dynamic comparator for an 11-bit Time-Interleaved SAR converter working at 2GS/s is presented. The comparator is often a critical block in a SAR converter due to the worst-case delay, which limits the conversion speed, and its noise, which limits the SAR resolution. Therefore, this work presents several methods to make the comparator reconfigurable, adapting the performances of the comparator to the conversion step. These methods use ancillary circuitries to control the characteristics of the main transistors to leverage the noise-speed trade-off and to increase the noise-filtering capacitances. The implemented comparator shows a post-layout worst-case delay of 104.1ps, a worst-case energy per comparison of 770.7fJ and an input-referred noise of 198.91uV. The Time-Interleaved SAR reaches an ENOB approximately equal to 10 bit and a FoM_S approximately equal to 160dB.

Le recenti tendenze imposte dai moderni standard di comunicazione wireless hanno portato alla realizzazione di convertitori analogico-digitali (ADC) sempre più sofisticati e performanti. In particolare, ai moderni convertitori è richiesta una alta velocità di conversione ed una alta risoluzione. I convertitori ad approssimazioni successive (SAR), spesso usati in configurazioni time-interleaved, ben si applicano a tali specifiche. In questo lavoro di tesi si presenta il design di un comparatore dinamico e riconfigurabile per lo sviluppo di un convertitore a 11 bit Time-Interleaved SAR a 2GS/s. Il comparatore è spesso un blocco critico in tali convertitori per via del suo tempo di comparazione dipendente dal segnale in ingresso, che spesso limita la velocità del convertitore stesso, e per via del suo rumore, che limita la risoluzione dell'ADC. Questa tesi presenta alcuni metodi per rendere il comparatore riconfigurabile, ovvero, per adattare al meglio le sue performance allo step di conversione dell'ADC. Tali metodi prevedono l'utilizzo di circuiterie ancillari per controllare le caratteristiche di alcuni transistori, permettendo di sfruttare il trade-off tra velocità e rumore, e di controllare il carico capacitivo per un miglior filtraggio del rumore. Il comparatore implementato presenta un massimo ritardo di 104.1ps, un massimo consumo di energia per conversione di 770.7fJ e un rumore riferito all'ingresso di 198.91uV post-layout. Le performance del Time-Interleaved SAR raggiungono un ENOB di circa 10 bit ed una FoM_S di circa 160dB.