High resolution programmable delay line IP Core based on digital-to-time converter for FPGAs

The demand for very precise time delays in digital applications, ranging from high-resolution camera shutter controllers to skew compensation, has driven the research in the field of Digital Programmable Delay Lines (PDLs). Currently, a number of solutions is already present both on the market and in the scientific literature, ranging from coaxial or optical cable chains to custom Application Specific Integrated Circuits (ASICs). The former show limitations in terms of a trade-off between Full-Scale Range and resolution, and the latter, while providing the best theoretical performance, are very cumbersome in terms of development time, time-to-market and Non-Recurring Engineering (NRE) costs. For these reasons in this work we developed and tested, using Field Programmable Gate Array (FPGA) technology, an innovative PDL based on a Digital-to-Time Converter (DTC-PDL). The device is built as an Intellectual Property (IP) Core for Xilinx 7-Series FPGAs and it can be instantiated with a Drag-and-Drop approach in the Vivado IP Integrator. The device shows a maximum Full-Scale Range of 167 ms, a resolution (LSB) of 52 ps, with very good linearity performance (i.e., negligible DNL and INL < 10 ps). Both resource utilization and power consumption have been kept as low as possible making the proposed system addressable to multi-channel solutions. A single channel takes approximately 5% of the resources available of the FPGA taken as a target (i.e., the Xilinx Artix-7 XC7A100TFTG256-2, which is placed at the low-end of the spectrum of FPGA devices) and consumes 214 mW. This thesis work tackles the design and implementation of the whole system and describes in detail the validation phase, done directly on hardware.

La ricerca nel settore delle Linee di Ritardo Programmabili (dette Programmable Delay Lines o PDL) è guidata dalla necessità di ottenere ritardi temporali sempre più precisi, in applicazioni quali il controllo degli otturatori nelle Gated Camera e la compensazione dello skew. Attualmente sono gia presenti alcune soluzioni sia sul mercato sia nella letteratura scientifica, che spaziano da cavi coassiali o fibre ottiche in serie, a soluzioni basate su ASIC, cioè su circuiti integrati sviluppati per una funzione specifica. I cavi presentano un forte tradeoff tra risoluzione e Full-Scale Range; mentre gli ASIC, sebbene abbiano le performance migliori in teoria, presentano una notevole complessità nello sviluppo, sia in termini di tempo sia in termini di costi. Per queste ragioni, usando la tecnologia Field-Programmable Gate Array (FPGA), abbiamo sviluppato una PDL innovativa, basata su un Digital-to-Time Converter (DTC). Il dispositvo è un Intellectual Property (IP) Core, per gli FPGA Xilinx 7-Series, e può essere istanziato semplicemente trascinandolo nell'IP Integrator del software Vivado. Il dispositivo ha un massimo Full-Scale Range di 167 ms, una risoluzione di 52 ps, e presenta un'ottima linearità, cioè una DNL trascurabile e una INL<10ps. Sia l'utilizzo di risorse sia il consumo di potenza sono state mantenute il piu basse possibile. Ciò rende il dispositivo adatto a soluzioni multicanale. Un singolo canale utilizza approssimativamente il 5% delle risorse disponibili nell'FPGA utilizzato (cioè uno Xilinx Artix-7 XC7A100TFTG256-2, che si trova nella fascia economica degli FPGA Xilinx) e consuma 214 mW. In questo lavoro di tesi si affronta il design e l'implementazione dell'intero sistema e si descrive in dettaglio la fase di validazione, compiuta direttamente sull'hardware.