Design and implementation of a countermeasure against profiled side-channel attacks based on temporal redundancy

Side-channel attacks (SCAs) retrieve information by exploiting non-traditional data transmission channels and employing diverse statistical methods and machine learning techniques to obtain sensitive data. As a consequence of the growth of embedded systems utilization, multiple devices have become a potential targets of this type of attacks. A particularly powerful kind of side-channel attack are the so-called profiled attack, with the particular case of template attacks, where the attacker uses the data obtained from the analysis of a target device to exploit another one with the same implementation. We designed a countermeasure against template attacks by employing temporal redundancy in the execution. We focused on the case study of the Advanced Encryption Standard (AES) cipher with a modified structure, implementing a design with up to eight degrees of redundancy, both temporal and spatial, of the AES execution. Our implementation has been deployed on a FPGA board, tested with multiple methods of analysis and feature selection techniques and we present proof of its effectiveness against profiled attacks.

Gli attacchi a canale collaterale possono ottenere informazioni sfruttando la trasmissione di dati attraverso canali non tradizionali e utilizzando diversi metodi statistici e tecniche di machine learning per ricavare dati sensibili. Come conseguenza della crescita nella diffusione dei sistemi embedded, più dispositivi sono diventati potenziali bersagli di questo genere di attacchi. Un tipo particolarmente potente di attacco al canale collaterale sono gli attacchi profilati, con il loro sottoinsieme detto di attacchi template, nei quali l'attaccante utilizza i dati ottenuti dall'analisi di un dispositivo bersaglio per sfruttarne un altro con la stessa implementazione. Abbiamo progettato una contromisura contro gli attacchi template utilizzando ridondanza temporale nell'esecuzione. Ci siamo concentrati su un case study di una struttura modificata del cifrario Advanced Encryption Standard (AES), implementando un design che raggiunge un massimo di otto gradi di ridondanza, sia temporale che spaziale, dell'esecuzione di AES. Il nostro progetto è stato implementato su una board FPGA, testata con molteplici metodi di analisi e tecniche di feature selection e ne presentiamo prova dell'efficacia contro gli attacchi profilati.