Modello del DCP nelle memorie 3D NAND Flash

The growing need of increasing the density of storable datas in smaller devices, cheaper to produce, has led to the miniaturisation of the NAND memories. For many years, the feature size F of the planar architecture of the 2D NAND technology has been reduced. This has decreased the production cost, but it has brought attention to some unavoidable limits, due to the discrete nature of charge, especially in systems with F smaller than 10nm. Since a further scaling was unachievable, many resources where employed for the design of a new structure, able to use the third dimension, the 3D NAND Flash technology. Thanks to an innovative geometry, in which the control gates (CG) act on the inversion charge in the channel that they surround, it was possible to obtain an improvement in storage density without an excessive shrinking of F. The traditional operations, program-verify-read-erase, have required an additional care because of the problems caused by the new structure. Among them, in this work of thesis the down-coupling phenomenon (DCP) will be analyzed. It takes place after the verify operation the preceeds the program phase of the cell. Because of the brief time window between the two, the system can’t reach an equilibrium state, so the potential drop between the channel region and the wordlines causes program disturbs. The goal of this study will be to detect the main mechanisms that define the dynamics that bring the system to equilibrium. Moreover a circuital model will be proposed in order to estimate the dependences on some design parameters.

La crescente volontà di aumentare la densità di dati immagazzinabili, in dispositivi di dimensioni sempre più ridotte e più economici da fabbricare, ha condotto la ricerca verso la miniaturizzazione delle memorie NAND. Per anni, l’architettura planare della tecnologia 2D NAND ha subito la riduzione della dimensione caratteristica F. A questo è corrisposto l’abbattimento dei costi di produzione e l’aumento della capacità delle memorie, ma ha individuato anche alcuni limiti intrinsecamente insuperabili, dovuti all’effetto della natura discreta della carica in sistemi con F minore di 10nm. Non potendo contare più sullo scaling delle celle di memoria bidimensionali, è stata impiegata la terza dimensione con il conseguente avvento delle memorie 3D NAND Flash. Tramite una geometria innovativa, in cui i control gates (CG) modulano la concentrazione di carica in inversione circondando la regione di canale, è stato possibile assistere a un aumento della densità di dati già con valori di F abbastanza grandi da evitare i problemi di miniaturizzazione. Le convenzionali operazioni di programmazione, verifica, scrittura e cancellazione hanno richiesto un maggiore studio per via delle problematiche introdotte dalla struttura. In particolare, in questo lavoro di tesi, sarà analizzato il down-coupling phenomenon (DCP) avente luogo in seguito alla fase di verifica che procede la programmazione delle celle. Considerata la breve finestra temporale tra queste due fasi, il sistema non riesce a tornare all’equilibrio e la sua differenza di potenziale con le wordlines porta a disturbi di programmazione. Saranno investigati i meccanismi fisici che definiscono le dinamiche che portano il sistema all’equilibrio e si produrrà un modello circuitale col fine di stimare le dipendenze di questo fenomeno da alcuni parametri di progettazione.