High-Performance Time-to-Digital Converter IP-Core for Xilinx Ultrascale/Ultrascale+ FPGAs

The increasing demand for very precise time measurements in scientific research applications, ranging from the biomedical field to the industrial one, has led to the need for instruments, called Time Interval Meters (TIMs), characterized by features such as a resolution and single-shot precision in the picoseconds (ps) order, and a sampling rate in the order of hundreds of megahertz (MHz) to correctly process the detected physical events. Several TIM solutions are already present in the literature, implemented both in Application Specific Integrated Circuits (ASICs) and Field Programmable Gate Arrays (FPGAs). To cope with features such as fast-prototyping and low time-to-market, the FPGA approach has been chosen for this thesis work, and a fully-digital TIM, a.k.a. Time-to-Digital Converter (TDC), has been implemented. The presented TIM is a multi-channel Tapped Delay-Line (TDL) based TDC IP-Core for Xilinx Ultrascale/Ultrascale+ (XUS/XUS+) FPGAs. The IP-Core approach allows high-portability since the TDC can be promptly tested on different systems with a simple drag-and-drop operation. To exploit the benefits of the scaling, the 20-nm XUS technology has been investigated in this work, allowing achieving high measurement rates, low Dead-Time, high-resolution, and excellent single-shot precision. In particular, a single-shot precision in the order of 3 ps has been achieved, along with a maximum measurement rate of 200 Msps per channel, thus satisfying the high count-rate capability requirement of state-of-the-art detectors. From the design point of view, the TDC has been implemented and fully tested on a Kintex Ultrascale FPGA, hosted in the KCU105 Evaluation Board. To better investigate the power/precision and area/precision trade-offs, two different TDL solutions have been tested. The first solution is more performant in terms of single-shot precision at the expense of higher area occupancy, and it is based on the CARRY primitives (i.e., CARRY8) available in the fabric of the Xilinx FPGA. The second solution is instead less performant but more power/hardware-efficient, and it relies on Digital Signal Processor (DSP) primitives (i.e., DSP48E2). Finally, a hybrid architecture exploiting both CARRY and DSP resources has been tested, leading to results that show the best features of both TDL types (i.e., a single-shot precision of 3.8 ps, a power consumption of 0.49 W, and a maximum number of channels equal to 74). This architecture has been compared with the one exploiting just CARRY chains, which is the most performant in terms of precision (i.e., 2.8 ps), but it is characterized by a higher power consumption (i.e., 0.596 W) and area occupancy (i.e., maximum number of channels equal to 62).

La crescente richiesta di misurazioni temporali ad alta precisione nelle applicazioni scientifiche (le quali spaziano dal campo biomedico a quello industriale), ha portato al bisogno di strumenti, chiamati Misuratori di Intervalli di Tempo (TIMs), caratterizzati da una risoluzione e una precisione nell’ ordine dei picosecondi (ps), e da un rate di campionamento nell’ ordine delle centinaia di megahertz (MHz), in grado quindi di processare correttamente gli eventi fisici rilevati. Diverse soluzioni per i TIM sono presenti nella letteratura scientifica, implementate sia in ASIC che in FPGA. Per soddisfare bisogni come una veloce prototipazione e un veloce tempo di sviluppo, in questo lavoro abbiamo scelto l’ approccio FPGA, implementando un TIM interamente digitale che prende il nome di Convertitore Tempo-Digitale (TDC). Il TIM che presenteremo é un TDC a piú canali basato su una struttura a Tapped Delay-Line (TDL), sottoforma di IP-Core per gli FPGA Ultrascale/Ultrascale+ di Xilinx (XUS/XUS+). L’ approccio IP-Core garantisce un’ alta portabilitá poiché il TDC puó essere prontamente testato su diversi sistemi con una semplice operazione di trascinamento. Per sfruttare i benefici dello scaling, il nodo tecnologico XUS a 20-nm é stato investigato in questo lavoro, portando infine a ottenere alti rate di misura, un basso Dead-Time, un’ alta risoluzione, e una precisione eccellente. In particolare, una precisione nell’ ordine dei 3 ps é stata raggiunta, insieme a un massimo rate di misura pari a 200 Msps per ciascun canale, soddisfacendo cosí il bisogno di un alto rate richiesto dai detector allo stato dell’ arte. Dal punto di vista della progettazione, il TDC é stato implementato e interamente testato su un Kintex-Ultrascale FPGA, contenuto in una KCU105 Evaluation Board. Con lo scopo di investigare i possibili trade-off tra consumo di potenza e precisione, e tra occupazione d’ area e precisione, due diverse tipologie di TDL sono state testate. La prima soluzione é piú performante in termini di precisione, a discapito di una maggiore occupazione d’ area, ed é basata sulle primitive di CARRY (cioé la primitiva CARRY8) disponibili sul fabric dell’ FPGA. La seconda soluzione é invece meno performante ma piú efficiente a livello di consumo di potenza e risorse hardware, ed é basata sulle primitive di Digital Signal Processing (DSP) (cioé la primitiva DSP48E2). Infine, un’ architettura ibrida che sfrutta sia risorse di CARRY che di DSP é stata testata, portando a risultati che mostrano i punti di forza di entrambe le tipologie di TDL (cioé una precisione di 3.8 ps, un consumo di potenza di 0.49 W, e un massimo numero concesso di canali pari a 74). Questa architettura é stata confrontata con quella puramente basata su catene di CARRY, la quale é la piú performante in termini di precisione (pari a 2.8 ps), ma é caratterizzata da un maggiore consumo di potenza (pari a 0.596 W) e di area (che porta ad avere al massimo 62 canali).