Design of small-footprint, high-spectral purity and low-jitter digitally-intensive frequency synthetizers

To substain the pervasive expansion of mobile data networks of the last decades, modern wireless transceivers (TRXs) are required to achieve wide data-rates, while at the same time featuring a low power consumption to avoid limiting the lifetime of battery-powered devices and a low silicon area occupation to reduce their cost and therefore provide more functionalities on the same IC. One of the most critical TRX blocks is the local oscillator (LO), which performance in terms of integrated jitter, settling-time and spectral purity greatly affect the TRX operation. The bang-bang phase-locked-loop (BBPLL) architecture is a promising candidate for the LO implementation, due to its lower power consumption and area occupation when compared to other types of either analog or digital phase-locked loops (PLLs), thanks to the compact and efficient single-bit quantizer employed for phase-detection, denoted as bang-bang phase-detector (BBPD). However, due to the strong quantization operated by the BBPD, the BBPLL performance in terms of settling time, integrated jitter and spurious tones are highly degraded, thus preventing the use of BBPLLs in modern TRXs. In this thesis, three viable solutions to overcome the limitations of BBPLLs are presented. First, a BBPLL employing a novel single-bit noise shaping phase detector, denoted as S-BBPD, allows to overcome the quantization noise limitation of conventional BBPLL architectures, thus bridging the performance gap which exists between BBPLLs and analog PLLs. An adaptive algorithm, working in the background of the main system, optimizes the performance of the S-BBPD across process, voltage and temperature (PVT) variations. Second, a BBPLL employing two novel fast-locking techniques breaking the strong jitter vs locking time trade-off typical of BBPLL architectures is presented. The first technique guarantees the absence of limit cycles within the PLL transient and optimizes the PLL settling time. The second technique allows to reduce the PLL frequency error upon the application of a frequency jump. Third, a BBPLL employing two novel fractional spur reduction solutions is presented. The first is based on the use of a novel highly linear digital-to-time converter (DTC) architecture. The second is based on a novel quantization error (Q-error) randomization technique allowing to scramble the Q-error without requiring to increase the DTC range and thus the PLL jitter - a problem currently shared by state-of-the-art Q-error randomization techniques.

Per sostenere l'espansione pervasiva delle reti wireless avvenuta negli ultimi decenni, i ricetrasmettitori (TRX) wireless moderni devono essere in grado di fornire un elevato data-rate, garantendo un basso consumo di potenza, necessario per massimizzare l'autonomia dei dispositivi alimentatia batterie, e occupando la minor area di silicio possibile, in modo tale da poter incrementare le funzionalità del dispositivo implementabili sullo stesso circuito integrato (IC). Uno dei blocchi più critici all'interno di un TRX è l'oscillatore locale (LO), le cui prestazioni in termini di jitter integrato, tempo di settling e purezza spettrale affliggono drammaticamente le prestazioni del TRX. L'architettura di anello ad aggancio di fase (PLL) basata su un rivelatore di fase a singolo bit, noto come BBPD (bang-bang phase-detector), risulta essere un candidato eccellente per l'implementazione dell'LO, grazie all'elevata efficienza e la ridotta occupazione di area rispetto ad altri tipi di PLL analogici e/o digitali. Sfortunamente, a causa della forte non linearità introdotta dal BBPD, le prestazioni dei PLL bang-bang (BBPLL) in termini di tempo di settling, jitter integrato e purezza spettrale risultano essere fortemente penalizzate, limitando il loro utilizzo per applicazioni wireless. In questa tesi sono presentati tre progetti di BBPLL, fabbricati in tecnologia 28nm CMOS, che permettono di risolvere le problematiche di questi tipi di sistemi, abilitando quindi il loro utilizzo per TRX wireless ad elevate prestazioni. Il primo presenta un PLL basato su un nuovo rivelatore di fase a singolo bit, denominato S-BBPD, che sfrutta il noise shaping per sopprimere il rumore di quantizzazione introdotto da un BBPD convenzionale, colmando quindi il gap in termini di prestazioni di rumore attualmente esistente tra PLL analogici e BBPLL. Il secondo progetto presenta un BBPLL basato su due nuovi algoritmi digitali che permettono di ridurre drasticamente il tempo di settling. Il primo algorithmo consiste in un'ottimizzazione dell'algoritmo di "gear-shifting", che modifica dinamicamente la banda del PLL minimizzando il tempo di settling. Il secondo è basato su una tecnica di switching adattiva che permette di muovere la frequenza del PLL vicino alla frequenza desiderata prima dell'applicazione di un salto di frequenza. Nel terzo progetto viene presentato un nuovo tipo di digital-to-time converter (DTC), che permette di migliorare la purezza spettrale del BBPLL quando operato in modalità frazionaria, grazie alla sua elevata linearità. Per migliorare ulteriomente le prestazioni, viene introdotta una tecnica di randomizzazione del rumore di quantizzazione in modalità frazionaria che permette di ridurre le spurie frazionarie, senza richiedere di incrementare il dynamic range del DTC, problema tipico delle tecniche di randomizzazione presenti in letteratura.