Analysis and design of an energy-efficient ring-amp-based interstage amplifier in 28nm CMOS for an 11.5-bit 2GS/s TI Pipeline SAR ADC

In this work, the implementation of an Interstage Amplifier for a 4-channel 11.5-bit Time-Interleaved Pipeline SAR ADC running at 2GS/s is discussed. The aim of the thesis is to design a highly energy-efficient amplifier that does not degrade excessively the performance of the data converter in terms of power consumption with respect to a pure SAR architecture. Two different topologies of Switched-Capacitors (SC) amplifiers are compared: The first one is based on an Operational Transconductance Amplifier (OTA), whereas the second circuit is a Ring Amplifier. From the analysis, the Ring Amplifier emerges as a promising energy-efficient Interstage Amplifier architecture. The performance of the Ring Amplifier structure can be further improved by avoiding the autozeroing mechanism, which forces the first stage of the amplifier to be active during the sampling phase and is responsible for an unnecessary increment of the white noise of the circuit. Additionally, it is advisable to remove the Common-Mode Feedback (CMFB) network since it excessively loads the virtual ground and the output nodes of the amplifier due to its capacitive nature. In the present work, this is achieved by modifying the conventional structure of the Ring Amplifier: The first and third stages of the circuit are implemented as Floating Inverter Amplifiers (FIAs) and not as classical analog inverters (AZ-free topology). The AZ-free Ring Amplifier is designed in a 28nm CMOS technology with a supply voltage of 0.9V. It complies with the requirements in terms of input-referred noise thanks to the current-reuse property that characterizes the first stage as an inverter. Furthermore, its settling time is kept well below the limit of 500ps by exploiting the dynamic biasing property of the amplifier. Lastly, the energy efficiency of the topology is 12.95(µV)^2·nJ, hence the specifications on the noise of the amplifier were satisfied without requiring an excessive power dissipation. In fact, the power consumed by the Interstage Amplifier is only 452.8µW, which is less than a tenth of the average power dissipation of each channel of a TI Pipeline SAR ADC, according to the state-of-the-art literature. The outstanding energy efficiency of the amplifier was achieved through the adoption of the AZ-free architecture together with the novel design methodology proposed in this thesis. To conclude, in this case, the power metrics of the converter are not significantly worsened by the presence of the Interstage Amplifier in its structure. This allows the use of the Pipeline SAR architecture, which is fundamental to have fast analog-to-digital converters, even in low-power applications.

In questo lavoro di tesi si discute l’implementazione di un Interstage Amplifier per un Time Interleaved Pipeline SAR ADC a 11.5 bit e 4 canali che opera a 2GS/s. L’obiettivo è progettare un amplificatore ad alta efficienza energetica affinché le prestazioni del convertitore in termini di consumo di potenza non siano eccessivamente degradate dalla presenza di un circuito attivo nella struttura rispetto alle performance di un’architettura SAR pura. Si confrontano due diverse topologie di amplificatori a Capacità Commutate (SC): il primo amplificatore è basato sull’Amplificatore Operazione a Transconduttanza (OTA), mentre il secondo circuito è un Ring Amplifier. Dall’analisi, il Ring Amplifier si distingue come promettente architettura per Interstage Amplifiers per la sua efficienza a livello energetico. Le performance del Ring Amplifier possono essere ulteriormente migliorate rimuovendo il meccanismo di autozeroing, a causa del quale il primo stadio dell’amplificatore deve essere attivo anche durante la fase di sampling e che è responsabile di un incremento indesiderato del rumore bianco del circuito. Inoltre, è auspicabile evitare l’implementazione della rete di Common-Mode Feedback (CMFB) poiché carica eccessivamente il nodo di terra virtuale e quello di uscita dell’amplificatore a causa della sua natura capacitiva. Nella presente tesi, questo è stato ottenuto modificando la convenzionale struttura del Ring Amplifier: il primo e il terzo stadio del circuito sono implementati come Floating Inverter Amplifiers (FIAs) anziché come classici inverter analogici (topologia AZ-free). Il Ring Amplifier AZ-free, implementato in una tecnologia CMOS a 28nm con una tensione di alimentazione di 0.9V, soddisfa i requisiti in termini di rumore riferito in ingresso grazie alla proprietà del riutilizzo di corrente che caratterizza il primo stadio in quanto inverter. Inoltre, sfruttando la polarizzazione dinamica dell’amplificatore, il tempo di settling ottenuto è minore rispetto al limite massimo imposto, pari a 500ps. Infine, l’efficienza energetica della topologia è di 12.95(µV)^2·nJ, pertanto i requisiti sul rumore dell’amplificatore sono stati soddisfatti senza un’eccessiva dissipazione di potenza. Infatti, la potenza consumata dall’Interstage Amplifier è solo di 452.8µW, meno di un decimo del consumo di potenza medio per un singolo canale di un TI Pipeline SAR ADC, ricavato dall’analisi della letteratura allo stato dell’arte. L’eccezionale efficienza energetica dell’amplificatore è stata ottenuta grazie all’utilizzo dell’architettura AZ-free e all’applicazione del nuovo metodo di design proposto in questa tesi. Si può quindi concludere che in questo caso la potenza del convertitore non sia significativamente peggiorata dalla presenza dell’Interstage Amplifier nella sua struttura. Questo consente di utilizzare l’architettura Pipeline SAR, fondamentale per ottenere convertitori analogici-digitali veloci, anche in applicazioni a basso consumo di potenza.