An analog in-memory computing circuit for regularized regression with application to compressed sensing

Since its introduction in 1945, computing systems have been built around Von Neumann's architecture, predicating the physical separation of memory and computing units on grounds of flexibility and generality. At the same time, Moore's law has dominated the scaling paradigm by predicting a yearly doubling in the number of transistors per chip, consequently driving both academic and industrial efforts in the continuous miniaturization process. However, to date, the production technology of complementary-metal-oxide-semiconductor devices has reached physical limits in miniaturization, preventing further performance improvement of computing systems. Furthermore, Von Neumann's architecture proves inefficient at handling the large amounts of data modern problems require to process. In-memory computing (IMC) radically subverts the classical paradigm by directly performing computation within the memory elements by exploiting physical laws, for theoretically unrivaled throughput and energy efficiency improvements. Among the wide spectrum of proposed IMC architectures, closed-loop in-memory computing (CL-IMC) with emerging memory devices has attracted interest for its capability to accelerate computationally heavy operations of increasing use in artificial intelligence and machine learning, such as matrix inversion and linear regression. In this thesis work, a novel analog closed-loop in-memory accelerator for LASSO regression, a statistical learning primitive of fundamental importance in signal reconstruction scenarios, is introduced as the first nonlinear extension to the CL-IMC framework. After characterizing the circuit to assess its static and dynamic properties, its application as a clinical-grade reconstruction accelerator for compressively-sampled electrocardiogram signals in wireless body sensor networks is discussed under real-world assumptions. Benchmark simulations against graphical processing units (GPUs) showcase GPU-comparable throughput while simultaneously securing up to 3 orders-of-magnitude improvements in area consumption and energy efficiency, supporting IMC as a promising candidate architecture for next-generation electronic systems.

Sin dalla sua introduzione nel 1945, i sistemi di calcolo sono stati costruiti secondo la generalità e flessibilità dell'architettura di Von Neumann, che prevede la separazione fisica di unità di memoria e unità di calcolo. Contemporaneamente, la legge di Moore ha regolato il processo di miniaturizzazione dei componenti, prevedendo che il numero di transistori disponibili al calcolo potesse raddoppiare ogni anno. Tuttavia, ad oggi, la tecnologia complementare a metallo, ossido e semiconduttore (CMOS) ha raggiunto dei limiti fisici nella miniaturizzazione, impedendo l'ulteriore crescita delle prestazioni dei sistemi di calcolo. Inoltre, l'architettura di Von Neumann si rivela inefficiente nella gestione delle grandi quantità di dati che i problemi moderni richiedono di elaborare. Il calcolo in-memoria (IMC) sovverte radicalmente il paradigma classico eseguendo l'elaborazione direttamente all'interno degli elementi di memoria sfruttando leggi fisiche, assicurando throughput e efficienza energetica teoricamente senza rivali. Nell'ampio spettro di architetture proposte per l'IMC, il calcolo in-memoria ad anello chiuso (CL-IMC) con dispositivi di memoria emergenti ha attirato interesse per la sua capacità di accelerare operazioni computazionalmente pesanti e di crescente utilizzo nel campo dell'intelligenza artificiale, come l'inversione di matrice e la regressione lineare. In questo lavoro di tesi, viene introdotto un nuovo acceleratore in memoria ad anello chiuso per la regressione LASSO, una primitiva di apprendimento statistico di fondamentale importanza negli scenari di ricostruzione del segnale, come prima estensione non lineare del paradigma del CL-IMC. Dopo aver caratterizzato il circuito per valutarne le proprietà statiche e dinamiche, è discussa la sua applicazione nella ricostruzione di qualità clinica di segnali cardiaci per elettrocardiogramma (ECG) campionati secondo la teoria del compressed sensing, nelle reti di sensori wireless personali (WBSNs). Le prestazioni simulate, confrontate con quelle di un'unità di elaborazione grafica (GPU) convenzionale, mostrano un throughput paragonabile, assicurando contemporaneamente miglioramenti fino a 3 ordini di grandezza nel consumo di area e nell'efficienza energetica, confermando l'architettura IMC come promettente candidata per i sistemi elettronici di prossima generazione.