Exploring van der Waals dual-gate heterostructures for two-dimensional WSe2-based field-effect transistors

In pursuit of sustaining Moore's law, the geometrical scaling of metal-oxide-semiconductor field-effect transistors (MOSFETs) is imperative. The scaling limits of conventional semiconductors are expected to be reached soon, prompting exploration into novel geometries as well as alternative materials. Two-dimensional (2D) materials like transition metal dichalcogenides (TMDs), specifically MoS2 and WSe2, offer possible replacements in complementary-MOS (CMOS) technology for n- and p-type semiconductors, respectively. This thesis work delves into the investigation of a dual-gate geometry for ultra-thin WSe2-based p-type MOSFETs, fabricated using graphene and h-BN van der Waals heterostructures assembled via hot-pickup techniques. We detail here the full nanofabrication flow as well as the electrical characterisation of the WSe2 FETs. Compared to the single-gate counterpart, the performance of WSe2 transistors was boosted by the implementation of the dual-gate geometry, where higher drain currents and lower threshold were observed. The positive results underline the value of 2D materials in the scaling of transistors and serve as a first step towards a WSe2-based gate-all-around (GAA) FET demonstration.

Nell'inseguire la legge di Moore, la scalabilità delle dimensioni dei transistor a effetto campo (FET) con struttura a metallo-ossido-semiconduttore (MOS) è imperativa. I limiti di scalabilità dei semiconduttori convenzionali sono previsti per essere raggiunti nel prossimo decenio, spingendo alla ricerca di nuove geometrie tanto quanto di materiali alternativi. Materiali bidimensionali (2D) come i dichalcogenuri di metalli di transizione (TMD), in particolare il MoS2 e il WSe2, sono possibili sostituti nella tecnologia CMOS per semiconduttori di tipo n e p, rispettivamente. Questo lavoro di tesi approfondisce l'indagine di una geometria a doppio gate per i MOSFET di tipo p basati su WSe2 ultra-sottile, fabbricati utilizzando eterostrutture di van der Waals di grafene e h-BN assemblate mediante tecniche di hot-pickup. Vengono dettagliati l'intero flusso di nanofabbricazione e la caratterizzazione elettrica dei FET di WSe2. Rispetto al dispositivo a singolo gate, le prestazioni dei transistor WSe2 sono state migliorate con l'implementazione della geometria a doppio gate, dove sono stati osservati correnti di drain più elevate e tensione di soglia inferiori. I risultati positivi sottolineano il valore dei materiali 2D nella scalabilità dei transistor e rappresentano un primo passo verso una dimostrazione di un FET di WSe2 che impieghi un'architettura a gate-all-around (GAA).