On microarchitectural mechanisms to combat aging in on-chip memories of convolutional neural networks accelerators

Negative Bias Temperature Instability (NBTI) and Hot Carrier Injection (HCI) are two of the main reliability threats in current technology nodes. These aging phenomena degrade the transistor's threshold voltage (V_th) over the lifetime of a digital circuit, resulting in slower transistors that eventually lead to a faulty operation when the critical paths become longer than the processor cycle time. Among all the transistors on a chip, the most vulnerable transistors to such wearout effects are those used to implement SRAM storage, since memory cells are continuously degrading. In particular, NBTI ages PMOS cell transistors when a given logic value is stored for a long period (i.e., a long duty cycle), whereas HCI does the same in NMOS cell transistors not only when the stored value flips but also when it is accessed. This work focuses on mitigating aging in the on-chip SRAM memories of Convolutional Neural Network (CNN) accelerators storing activations. This paper makes two main contributions. At the software level, we quantify the aging induced by current CNN benchmarks with a characterization study of duty cycle, flip, and access patterns in every activation memory cell. Based on the insights from this study, this work proposes a novel microarchitectural technique, Gated-CNN, that ensures a uniform aging degradation of every memory cell. To do so, Gated-CNN proposes power-gating and address rotation techniques tailored to the memory demands and temporal/spatial localities exhibited by CNN applications, as well as the memory organization and management of CNN accelerators. Experimental results show that, compared to a conventional design, the average V_th degradation savings are at least as much as 49% depending on the type of transistor.

L'instabilità della temperatura di polarizzazione negativa (NBTI) e l'iniezione di portanti calde (HCI) sono due delle principali minacce all'affidabilità nei nodi tecnologici attuali. Questi fenomeni di invecchiamento degradano la tensione di soglia del transistor (V_th) nel corso della vita di un circuito digitale, determinando un rallentamento dei transistor che alla fine porta a un funzionamento difettoso quando i percorsi critici diventano più lunghi del tempo di ciclo del processore. Tra tutti i transistor di un chip, i più vulnerabili a questi effetti di usura sono quelli utilizzati per implementare la memoria SRAM, poiché le celle di memoria si degradano continuamente. In particolare, l'NBTI invecchia i transistor delle celle PMOS quando un determinato valore logico viene memorizzato per un lungo periodo (cioè un lungo duty cycle), mentre l'HCI fa lo stesso nei transistor delle celle NMOS non solo quando il valore memorizzato si capovolge ma anche quando vi si accede. Questo lavoro si concentra sull'attenuazione dell'invecchiamento delle memorie SRAM on-chip degli acceleratori di reti neurali convoluzionali (CNN) che memorizzano le attivazioni. Questo lavoro offre due contributi principali. A livello software, quantifichiamo l'invecchiamento indotto dagli attuali benchmark CNN con uno studio di caratterizzazione del duty cycle, del flip e dei modelli di accesso in ogni cella della memoria di attivazione. Sulla base dei risultati di questo studio, il lavoro propone una nuova tecnica microarchitetturale, Gated-CNN, che garantisce un degrado uniforme dell'invecchiamento di ogni cella di memoria. A tal fine, Gated-CNN propone tecniche di power-gating e di rotazione degli indirizzi adattate alle esigenze di memoria e alle località temporali/spaziali delle applicazioni CNN, nonché all'organizzazione e alla gestione della memoria degli acceleratori CNN. I risultati sperimentali mostrano che, rispetto a un progetto convenzionale, il risparmio medio di degrado di V_th è almeno del 49%, a seconda del tipo di transistor.